摘要
设计了基于CCSDS标准下的码字为(8176,7154)、码率为7/8的低密度奇偶校验码(LDPC)的编码器和译码器,并在FPGA开发板上进行了硬件实现。基于直接编码理论,用伪随机序列发生器产生信息位进行编码,以循环移位寄存器为编码器的核心,采取移位寄存累加器(SRAA)结构实现了快速编码运算。将编码后的数据在MATLAB中进行信道仿真后,基于比特翻转译码算法原理设计了一种译码迭代次数可变的硬判决译码器,避免了在超过或接近译码极限时硬判决译码的误码率会随迭代次数增加而大幅上升的情况。然后,在不同信噪比条件下比较了译码性能,译码器在连续传输两帧数据时能纠错85位左右错误码字。最后,在工作频率200MHz的条件下进行了编译码器的硬件实现测试,证明了该译码器具有良好的译码性能和较低的硬件复杂度。
出处
《电子制作》
2024年第17期3-6,41,共5页
Practical Electronics
基金
国家自然科学基金(61901301)。
