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DRAM芯片的最新研制进展与发展趋势 被引量:11
1
作者 成立 王振宇 高平 《半导体技术》 CAS CSCD 北大核心 2004年第4期1-5,14,共6页
介绍了动态随机存取存储器(DRAM)的最新制造技术、0.1μm特征尺寸理论极限的突破和相关新技术的进展,并展望了3种非易失性随机存取存储器(NVRAM),如FRAM、相变RAM、MRAM和BiCMOS技术的开发前景与发展趋势。
关键词 dram 动态随机存取存储器 数字集成电路 Fram 相变ram Mram BICMOS 发展趋势
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大容量DRAM的刷新开销问题及优化技术综述 被引量:6
2
作者 崔泽汉 陈明宇 《计算机研究与发展》 EI CSCD 北大核心 2016年第2期416-430,共15页
动态随机存储器(DRAM)具有速度快、密度高、成本低的优势,被广泛应用于计算机的主存.DRAM采用电容作为存储单元,电容电荷的多少表示数字"0"或"1".由于存在漏电现象,电容里的电荷会缓慢流失,造成数据丢失.为保证数... 动态随机存储器(DRAM)具有速度快、密度高、成本低的优势,被广泛应用于计算机的主存.DRAM采用电容作为存储单元,电容电荷的多少表示数字"0"或"1".由于存在漏电现象,电容里的电荷会缓慢流失,造成数据丢失.为保证数据正确性,DRAM采用周期性的刷新操作,在数据丢失前,把数据读出然后重新写入存储单元.刷新操作会阻碍正常访存的执行,造成性能上的开销;同时刷新操作会消耗额外的功耗,带来功耗上的开销.刷新的开销与DRAM密度相关:在过去,当DRAM密度较小时,需要刷新的存储单元数较少,刷新开销很小,并未引起关注;但是,随着摩尔定律的发展,DRAM密度越来越大,目前已发展到千兆比特级别,其刷新周期并没有改善,单位时间内需要刷新的存储单元数越来越多,从而使刷新带来的性能和功耗开销越来越严重.刷新问题目前得到了工业界和学术界的广泛关注.首先介绍了目前DRAM的刷新方式和开销,以及工业界已经实现的一些改进;然后把工业界和学术界提出的众多优化方法分为"减轻刷新操作对访存的阻塞"和"减少不必要的刷新操作"两大类,分别进行了分析和总结;最后给出了关于智能刷新管理的总结和展望. 展开更多
关键词 主存 动态随机存储器 刷新 性能 功耗 保持时间 不必要刷新
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视频解码芯片中DDR SDRAM控制器的设计 被引量:4
3
作者 刘洋 林争辉 《计算机工程》 EI CAS CSCD 北大核心 2006年第1期240-241,263,共3页
介绍了高速DDRSDRAM控制器设计以及在视频解码芯片系统中的应用。该设计将DDR控制单元和系统内部总线仲裁单元较好地整合成统一的控制器。根据DDR的工作原理和系统带宽要求,给出了DDR控制器关键部分在结构上和时序上的优化方案。同时还... 介绍了高速DDRSDRAM控制器设计以及在视频解码芯片系统中的应用。该设计将DDR控制单元和系统内部总线仲裁单元较好地整合成统一的控制器。根据DDR的工作原理和系统带宽要求,给出了DDR控制器关键部分在结构上和时序上的优化方案。同时还给出了FPGA原型验证的策略以及最后FPGA和ASIC的实现结果。 展开更多
关键词 DDR Sdram 视频解码芯片 H.264 片上系统
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基于二维数据DRAM访问的缓冲管理器设计
4
作者 刘政林 赵慧波 +1 位作者 周云明 邹雪城 《华中科技大学学报(自然科学版)》 EI CAS CSCD 北大核心 2005年第4期55-57,共3页
根据DVD数据处理速度的要求和纠错数据块的特征,提出一种基于数据重排的数据访问管理方式,实现高速高效DRAM访问的数据缓冲管理器设计,达到比较高的RS PC行和列译码速度,以实现全程流水线处理的RS PC译码器设计.本设计采用MT4 8LC8M 16A... 根据DVD数据处理速度的要求和纠错数据块的特征,提出一种基于数据重排的数据访问管理方式,实现高速高效DRAM访问的数据缓冲管理器设计,达到比较高的RS PC行和列译码速度,以实现全程流水线处理的RS PC译码器设计.本设计采用MT4 8LC8M 16A2 ,可以达到二维数据访问方式,其DRAM带宽80Mbyte×16bit/s ,满足RS PC译码4 0Mbyte/s码字处理的缓冲要求,该设计为其他二维结构数据的DRAM访问提供一种可供参考的设计方法,具有很好的实用性. 展开更多
关键词 缓冲管理器 动态随机存储器(dram) 数据重排 DVD 里得-所罗门乘积码
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选择性BF_2^+离子注入对提高DRAM刷新时间的研究
5
作者 彭坤 王飚 +2 位作者 林大成 吴萍 外山弘毅 《微细加工技术》 EI 2008年第5期1-4,15,共5页
动态随机存储器(dynamic randomaccess memory,DRAM)电容器在存储高电位数据"1"时,将影响邻近记忆单元区晶体管栅极电场分布,从而导致漏电流增加,降低了刷新时间。研究提出针对位元线接触区、有选择性的浅掺杂漏极离子注入BF2... 动态随机存储器(dynamic randomaccess memory,DRAM)电容器在存储高电位数据"1"时,将影响邻近记忆单元区晶体管栅极电场分布,从而导致漏电流增加,降低了刷新时间。研究提出针对位元线接触区、有选择性的浅掺杂漏极离子注入BF2+方案来改善刷新时间,模拟分析了其注入离子分布及电迁移,发现在位元线接触区硅基单侧浅表层形成了富硼离子注入区,且最大电迁移深度仅为60 nm,由此减少了对其它掺杂区的影响。电性测试结果表明,BF2+离子剂量与开启电压成正比,重复实验证明,该方案有良好的可再现性;分析结果表明,增加BF2+离子注入剂量能提高开启电压对制造偏差的容差能力;栅极关键尺寸在(90±15)nm波动范围内晶圆样品的NMOS电性测试结果表明,该离子注入法能保持与原有工艺的良好匹配性。进一步的分析结果指出,若开启电压升高,则刷新时间将会减少,若开启电压为0.8 V时,该离子注入方案能使刷新时间从180 ms提升到不小于300 ms,改良幅度达66.7%。模拟及实验分析结果表明,该离子注入方案能应用于深微米进程的研究与生产中。 展开更多
关键词 离子注入 动态随机存储器 刷新时间 漏电流
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一种支持大页的层次化DRAM/NVM混合内存系统 被引量:5
6
作者 陈吉 刘海坤 +3 位作者 王孝远 张宇 廖小飞 金海 《计算机研究与发展》 EI CSCD 北大核心 2018年第9期2050-2065,共16页
随着大数据应用的涌现,计算机系统需要更大容量的内存以满足大数据处理的高时效性需求.新型非易失性存储器(non-volatile memory,NVM)结合传统动态随机存储器(dynamic random access memory,DRAM)组成的混合内存系统具有内存容量大、功... 随着大数据应用的涌现,计算机系统需要更大容量的内存以满足大数据处理的高时效性需求.新型非易失性存储器(non-volatile memory,NVM)结合传统动态随机存储器(dynamic random access memory,DRAM)组成的混合内存系统具有内存容量大、功耗低的优势,因而得到了广泛关注.大数据应用同时也面临着旁路转换缓冲器(translation lookaside buffer,TLB)缺失率过高的性能瓶颈.大页可以有效降低TLB缺失率,然而,在混合内存中支持大页面临着大页迁移开销过大的问题.因此,设计了一种支持大页和大容量缓存的层次化混合内存系统:DRAM和NVM分别使用4KB和2MB粒度的页面分别进行管理,同时在DRAM和NVM之间实现直接映射.设计了基于访存频率的DRAM缓存数据过滤机制,减轻了带宽压力.提出了基于内存实时信息的动态热度阈值调整策略,灵活适应应用访存特征的变化.实验显示:与使用大页的全NVM内存系统和缓存热页(caching hot page,CHOP)系统相比平均有69.9%和15.2%的性能提升,而与使用大页的全DRAM内存系统相比平均只有8.8%的性能差距. 展开更多
关键词 动态随机存储器 非易失性存储器 混合内存 大页 缓存过滤
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优化内存系统能效的DRAM架构研究综述 被引量:1
7
作者 展旭升 包云岗 孙凝晖 《高技术通讯》 EI CAS 北大核心 2018年第9期794-812,共19页
介绍了不同层次优化内存系统能效研究的现状,对通过修改动态随机存取存储器(DRAM)架构优化内存系统能效的研究进行了详细论述。概述了通过修改内存控制器和操作系统实现的高能效DRAM系统的研究。着重介绍了通过修改DRAM架构实现内存系... 介绍了不同层次优化内存系统能效研究的现状,对通过修改动态随机存取存储器(DRAM)架构优化内存系统能效的研究进行了详细论述。概述了通过修改内存控制器和操作系统实现的高能效DRAM系统的研究。着重介绍了通过修改DRAM架构实现内存系统能效优化的研究,并将这些研究分为"低延迟的DRAM架构"和"低功耗的DRAM架构"两大类进行介绍,其中低延迟架构的研究包括优化关键操作、降低平均访存延迟以及提升请求并发度等3个方面;低功耗的架构研究包括细粒度激活、低功耗与低频率芯片、优化写操作、优化刷新操作以及多粒度访存等5个方面。最后给出了关于修改DRAM架构实现内存能效优化的总结和展望。 展开更多
关键词 内存 动态随机存取存储器(dram) 内存控制器 架构 能效 低延迟 低功耗
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MCM8L4000A-4M byte低功耗DRAM存储器在80C198系统中的应用 被引量:1
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作者 马文江 林家瑞 《微处理机》 1995年第1期31-34,共4页
本文介绍了MOTOROLA公司新近推出的DRAM-MCM8L4000A大容量存储器的特点及其在80C198单片机系统中的应用研究,并介绍了一种提高单片机寻址能力以及降低单片机系统功耗的有效方法。
关键词 单片机 80C198 存储器 dram MCM8L4000A
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Experimental Study of Dynamic Characteristics on Composite Foundation with CFG Long Pile and Rammed Cement-Soil Short Pile 被引量:4
9
作者 Jihui Ding Yanliang Cao +2 位作者 Weiyu Wang Tuo Zhao Junhui Feng 《Open Journal of Civil Engineering》 2014年第1期1-12,共12页
Based on the idea of optimization design of pile type, the two kinds of the typical pile type are selected, which containing flexibility pile (e.g. rammed cement-soil pile is for short RCSP), and rigid pile (e.g. ceme... Based on the idea of optimization design of pile type, the two kinds of the typical pile type are selected, which containing flexibility pile (e.g. rammed cement-soil pile is for short RCSP), and rigid pile (e.g. cement-flyash-gravel pile is for short CFGP). The three kinds of the composite foundation are designed, which are CFGP, CFG long pile and CFG short pile (for short CFGLP-CFGSP), CFG long-short pile and rammed cement-soil short pile (for short CFGLP-RCSSP). Natural earthquake is simulated by using the engineering blasting;the dynamic characteristics and dynamic response of the composite foundation are studied through field test. CFGLP-RCSSP is closed to linear relation. The bearing capacity of the four composite foundation of the CFGP, CFGLP-CFGSP, and CFGLP-RCSSP in the site are 225 kPa, 179 kPa, and 197 kPa, separately increases 150%, 98.8% and 119% compared to the natural foundation. The vibration main frequency is mainly depended on properties of foundation soil and piles between vibration source and measuring point, pilling load value. Horizontal vibration main frequency greater than the vertical vibration main frequency and the vertical vibration main frequency close to the first-order natural frequency of composite foundation. With the pilling load increasing, the CFGLP-RCSSP pile composite foundation combined frequency decreased. Under the same blast energy, the acceleration peak on the CFG pile composite foundation is less than CFGLP-CFGSP the corresponding values, as the load increases, the peak acceleration gently. CFG pile composite foundation is favorable on seismic. The distribution of peak acceleration is consistent within 4 m from pile top in the CFGLP_RCSSP composite foundation. The maximum of the horizontal acceleration peak along the pile body occurs at a distance of pile top 4 m or the pile top, and that of vertical acceleration peak occurred at a pile top. 展开更多
关键词 BLASTING VIBRATION CFG PILE rammed Cement-Soil PILE Combined PILE Composite FOUNDATION dynamic Characteristics
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The investigation of DARC etch back in DRAM capacitor oxide mask opening 被引量:1
10
作者 Jianqiu Hou Zengwen Hu +5 位作者 Kuowen Lai Yule Sun Bo Shao Chunyang Wang Xinran Liu Karson Liu 《Journal of Semiconductors》 EI CAS CSCD 2021年第7期88-92,共5页
Opening the silicon oxide mask of a capacitor in dynamic random access memory is a critical process on a capacitive coupled plasma(CCP)etch tool.Three steps,dielectric anti-reflective coating(DARC)etch back,silicon ox... Opening the silicon oxide mask of a capacitor in dynamic random access memory is a critical process on a capacitive coupled plasma(CCP)etch tool.Three steps,dielectric anti-reflective coating(DARC)etch back,silicon oxide etch and strip,are contained.To acquire good performance,such as low leakage current and high capacitance,for further fabricating capacitors,we should firstly optimize DARC etch back.We developed some experiments,focusing on etch time and chemistry,to evalu-ate the profile of a silicon oxide mask,DARC remain and critical dimension.The result shows that etch back time should be con-trolled in the range from 50 to 60 s,based on the current equipment and condition.It will make B/T ratio higher than 70%mean-while resolve the DARC remain issue.We also found that CH_(2)F_(2) flow should be~15 sccm to avoid reversed CD trend and keep in-line CD. 展开更多
关键词 dynamic random access memory(dram) oxide mask open of capacitor capacitive coupled plasma(CCP)etch dielectric anti-reflective coating(DARC) etch back(EB)
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SOI嵌入式DRAM技术动态钳制电位DTMOS器件性能的优化设计(英文)
11
作者 Kim C S Burke F +3 位作者 Rambhatla A 赵阳 Zahurak J Parke S A 《南京师范大学学报(工程技术版)》 CAS 2003年第4期59-62,共4页
描述了n 沟道动态电位DTMOS半导体器件的直流和高频特性 ,该器件制造采用了低功耗CMOSSOC工艺 ,同时也包含了高密度嵌入式DRAM技术 .在本工作中的DTMOS器件在较早时候就发现性能优于本体接地 (GB)和本体浮地 (FB)的MOSFET器件 .本器件... 描述了n 沟道动态电位DTMOS半导体器件的直流和高频特性 ,该器件制造采用了低功耗CMOSSOC工艺 ,同时也包含了高密度嵌入式DRAM技术 .在本工作中的DTMOS器件在较早时候就发现性能优于本体接地 (GB)和本体浮地 (FB)的MOSFET器件 .本器件具有无特性曲线缠绕、gm=93 6μS/ μm ,gout=3 6μS/ μm ,Ion/Ioff=2 10 μA/ 0 .1pA ,在Vdd=1V时fmax=3 2GHz的良好特性 ,特别适用于低电压嵌入式基频电路并具有对射频RF前端电路的极佳性能 ,因此可以使嵌入式DRAM、数字电路、模拟电路和RF射频电路混合于一体 ,用在超低功耗、低成本的SOC(系统集成 ) 展开更多
关键词 动态钳制电位DTMOS器件 系统集成芯片 嵌入式dram技术
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i860微处理器页方式DRAM及其控制器的设计
12
作者 付游 花嵘 《山东电子》 1997年第4期10-11,共2页
在微处理机系统中,存储器的访问速度对微处理器性能的发挥有极大的影响。本文给出了以i860为微处理器的页方式DRAM设计方案,以比较简单的技制线路来提高DRAM的访问速度。
关键词 动态存储器 Oram 页方式 微处理机
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基于0.15微米SOI嵌入式DRAM技术的动态钳制电位DTMOS器件源极与漏极的优化设计(英文)
13
作者 Burke F Rambhatla A +1 位作者 Zahurak J Parke S A 《南京师范大学学报(工程技术版)》 CAS 2003年第4期63-65,共3页
描述了用以进行n 沟道动态电位DTMOS半导体器件源极 /漏极载流子注入优化设计的实验结果 ,该器件制造采用了低成本 0 .15微米SOI和SOC(system on chip ,系统集成芯片 )技术 ,同时也包含了高密度嵌入式DRAM技术 .实验结果表明 ,本器件可... 描述了用以进行n 沟道动态电位DTMOS半导体器件源极 /漏极载流子注入优化设计的实验结果 ,该器件制造采用了低成本 0 .15微米SOI和SOC(system on chip ,系统集成芯片 )技术 ,同时也包含了高密度嵌入式DRAM技术 .实验结果表明 ,本器件可用来作为嵌入式超低压模拟电路和射频前端电路的混合电路芯片 ,并与嵌入式DRAM核心技术一起 ,作为超低压、低成本SOC(系统集成芯片 ) 展开更多
关键词 动态钳制电位DTMOS器件 嵌入式dram技术 系统集成芯片
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应对DRAM价格下滑,尔必达将全面采用300mm晶圆
14
《电子工业专用设备》 2007年第11期60-60,共1页
日本尔必达(Elpida Memory)2008年3月将开始完全使用300mm晶圆生产DRAM芯片,以降低单位芯片成本,应对价格下滑局面。 尔必达是日本唯一一家生产电脑和手机DRAM芯片的厂商。它以前曾说过,将在2008年的某个时间完成向300mm晶圆的过... 日本尔必达(Elpida Memory)2008年3月将开始完全使用300mm晶圆生产DRAM芯片,以降低单位芯片成本,应对价格下滑局面。 尔必达是日本唯一一家生产电脑和手机DRAM芯片的厂商。它以前曾说过,将在2008年的某个时间完成向300mm晶圆的过渡。每片300mm晶圆可以产出的芯片数量,是200mm晶圆的2倍。 展开更多
关键词 300MM晶圆 dram 价格 ram芯片 日本 生产 手机
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64兆位动态随机存取存储器(DRAM)
15
作者 罗正发 叶而西 《电子科技杂志》 1991年第3期61-62,共2页
关键词 dram ram 64兆位 存储器
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密度与营业收入大增,推动总体移动DRAM市场扩张
16
《今日电子》 2012年第9期34-34,共1页
据IHS iSuppli公司的移动与嵌入存储市场报告,手机和平板电脑等产品中的移动DRAM芯片密度急剧增加,营业收入持续上升,彰显该领域在总体存储产业中的重要性,以及美光最近收购尔必达的意义。
关键词 营业收入 市场扩张 dram 移动 密度 iSuppli公司 存储产业 ram芯片
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尔必达苏州DRAM芯片厂建设计划推迟一年
17
《中国集成电路》 2008年第12期2-2,共1页
尔必达(Elpida)近日宣布,将正在苏州建设的专门生产最先进DRAM芯片的新厂投产时间向后延迟一年左右。3个月前,尔必达刚刚公布计划说,已与中国风险投资公司SVG达成协议,双方将共同组建合资公司,在苏州建设专门生产最先进DRAM芯片... 尔必达(Elpida)近日宣布,将正在苏州建设的专门生产最先进DRAM芯片的新厂投产时间向后延迟一年左右。3个月前,尔必达刚刚公布计划说,已与中国风险投资公司SVG达成协议,双方将共同组建合资公司,在苏州建设专门生产最先进DRAM芯片的新工厂。新厂总投资额约为50亿美元,将于2010年初投产,生产能力可达8万片,将与其广岛工厂一道成为公司的主力生产基地。 展开更多
关键词 dram 苏州 芯片厂 ram芯片 设计 风险投资公司 生产能力 合资公司
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5/3提升小波的FPGA动态RAM结构设计及其应用 被引量:3
18
作者 宁永慧 郭永飞 +1 位作者 马天波 薛旭成 《液晶与显示》 CAS CSCD 北大核心 2013年第6期927-932,共6页
为了改善高分辨率TDICCD成像系统图像数据的高速传输特性,设计了FPGA内部实现5/3提升小波的动态RAM结构。该结构通过循环利用同一RAM资源进行图像数据的同时读写,解决了5/3提升小波在FPGA实现过程中的RAM不足问题,提高了RAM资源利用的... 为了改善高分辨率TDICCD成像系统图像数据的高速传输特性,设计了FPGA内部实现5/3提升小波的动态RAM结构。该结构通过循环利用同一RAM资源进行图像数据的同时读写,解决了5/3提升小波在FPGA实现过程中的RAM不足问题,提高了RAM资源利用的有效性。试验表明,5/3提升小波在FPGA内部的动态RAM实现过程,具有实时性高、可靠性好、占用资源较小等优点。该方法在图像预压缩、图像去噪、图像实时传输等方面有重要的意义。5/3提升小波在FPGA中的动态实现,完成了5行数据存储的提升小波处理过程,增强了星上实时数据的处理能力,为后续程序的开发奠定了基础。 展开更多
关键词 动态ram 5 3提升小波 FPGA 时间延迟积分CCD
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列车荷载激励下夯土遗址的振动响应特性研究
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作者 徐杨 白东明 +2 位作者 王南 张景科 尹行多 《防灾减灾工程学报》 北大核心 2025年第1期137-146,共10页
铁路列车运行引起的场地振动为铁路周边建筑遗址带来不可忽视的影响,为研究列车荷载激励下夯土遗址不同高度处的振动响应以及列车类型、速度、编组等因素对其的作用规律,以夏官营古城城墙为研究对象,基于多种工况开展现场原位监测与地... 铁路列车运行引起的场地振动为铁路周边建筑遗址带来不可忽视的影响,为研究列车荷载激励下夯土遗址不同高度处的振动响应以及列车类型、速度、编组等因素对其的作用规律,以夏官营古城城墙为研究对象,基于多种工况开展现场原位监测与地质调查,从时域、频域等多方面分析城墙旁列车运行引起的振动响应并对比现有标准,确定振动强度及对城墙的影响。研究结果表明:列车行驶引起的城墙振动速度峰值和有效值随墙高增大呈波动性衰减,货车引起的城墙振动速度响应大于客车,在城墙中部区域均出现了振动速度放大的现象并且达到振动最大值;城墙振动速度与车速、编组及载重成正比,各测点振动优势频率范围为40~70 Hz,城墙中部区域频率放大效应明显,振动放大区域受到列车车速和编组长度影响;城墙Z振级衰减特性与速度响应变化规律相同,货车Z振级最大值为80.29 dB,客车为76.65 dB,相比40 Hz以上的振动频率,10~40 Hz的振动频率衰减慢,对墙体造成的损伤更大。结合已有振动标准及土遗址基本性质,列车运行将对夏官营古城城墙产生影响,研究结果可为相关土遗址的保护措施提供参考。 展开更多
关键词 列车振动 夯土城墙 现场监测 动力响应 传播规律
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基于RAMS仿真的扇区动态容量评估 被引量:1
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作者 周雄飞 胡明华 《哈尔滨商业大学学报(自然科学版)》 CAS 2016年第5期626-630,共5页
介绍了扇区动态容量的定义及RAMS仿真系统,在分析恶劣天气对飞行影响的基础上,用恶劣天气区域的最小外接矩形划设飞行受限区,提出基于RAMS仿真的扇区动态容量评估方法.最后选取典型扇区进行RAMS建模仿真,评估扇区在恶劣天气影响下的动... 介绍了扇区动态容量的定义及RAMS仿真系统,在分析恶劣天气对飞行影响的基础上,用恶劣天气区域的最小外接矩形划设飞行受限区,提出基于RAMS仿真的扇区动态容量评估方法.最后选取典型扇区进行RAMS建模仿真,评估扇区在恶劣天气影响下的动态容量,仿真结果验证了评估方法的可行性. 展开更多
关键词 扇区 动态容量 恶劣天气 ramS
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