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有源层溅射工艺及后退火温度对IZO TFT电性能的影响
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作者 王聪 丁有坤 刘玉荣 《光电工程》 CAS CSCD 北大核心 2024年第6期73-80,共8页
为了提高氧化物薄膜晶体管的器件性能,以掺In氧化锌(IZO)为有源层,原子层沉积法(ALD)沉积的Al2O3薄膜为栅介层,制备了基于IZO的薄膜晶体管(IZO TFT),研究了IZO薄膜制备工艺中溅射气体氩氧流量比、溅射压强和后退火温度等工艺参数对TFT... 为了提高氧化物薄膜晶体管的器件性能,以掺In氧化锌(IZO)为有源层,原子层沉积法(ALD)沉积的Al2O3薄膜为栅介层,制备了基于IZO的薄膜晶体管(IZO TFT),研究了IZO薄膜制备工艺中溅射气体氩氧流量比、溅射压强和后退火温度等工艺参数对TFT器件电学性能的影响。结果表明,在恰当的氩氧比和反应气压以及相对较高的退火温度下制备的IZO TFT具有良好的电学特性,当氩氧流量比为60:20 sccm、溅射压强为0.5 Pa、空气气氛中以250℃退火1 h时后,IZO TFT器件的整体电学特性表现较优,其迁移率高达31 cm^(2)/(V·s),开关电流比大于108。相对过低或过高的氩氧比会导致IZO有源层中氧空位含量过低或过高,从而降低TFT器件性能。过低的退火温度不足以使栅介质的Al-OH转变成Al-O以及空气中的氧扩散进入IZO体内钝化氧空位,因此器件性能较差。 展开更多
关键词 铟锌氧化物 薄膜晶体管 工艺参数 电性能
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压接型IGBT芯片的参数分散性对其并联时关断均流的影响
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作者 曹子楷 崔翔 +4 位作者 代安琪 李学宝 范迦羽 詹雍凡 唐新灵 《中国电机工程学报》 EI CSCD 北大核心 2024年第5期1913-1923,I0021,共12页
压接型绝缘栅双极晶体管(insulated gate bipolar transistor,IGBT)的多芯片并联关断期间会出现严重的不均流现象,直接影响到器件的关断可靠性。文中重点研究压接型IGBT芯片参数对其并联时关断均流的影响,首先,根据IGBT单芯片的关断机... 压接型绝缘栅双极晶体管(insulated gate bipolar transistor,IGBT)的多芯片并联关断期间会出现严重的不均流现象,直接影响到器件的关断可靠性。文中重点研究压接型IGBT芯片参数对其并联时关断均流的影响,首先,根据IGBT单芯片的关断机理和波形,分析芯片参数对IGBT单芯片关断各个阶段内集电极电流变化的影响规律;其次,定义多芯片并联关断波形中出现的第一类及第二类电流竞争峰谷,建立针对第一类电流竞争峰谷的随机分布模型,获得芯片参数以及并联数目对关断均流的影响规律,通过并联双芯片的双脉冲实验,验证所得规律的有效性;最后,结合分析结果提出阈值电压与饱和压降的相互补偿以及保持阈值电压差与跨导差异号等芯片筛选建议。研究成果可以为并联压接型IGBT芯片的参数筛选工作提供指导。 展开更多
关键词 压接型绝缘栅双极晶体管 关断均流 芯片参数 筛选建议
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栅极下加氧化层的新型沟槽栅E-JFET仿真研究 被引量:1
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作者 田波 亢宝位 +1 位作者 吴郁 韩峰 《电力电子技术》 CSCD 北大核心 2007年第6期96-98,共3页
新结构沟槽栅E-JFET的特点是在栅极下隐埋局域氧化层,以降低栅电容,从而改善器件的开关速度,尤其是适用于低压高频领域。通过理论及仿真分析,与无埋氧化层的沟槽栅MOSFET以及沟槽栅E-JFET进行了性能比较。结果证明,该结构具有最低的开... 新结构沟槽栅E-JFET的特点是在栅极下隐埋局域氧化层,以降低栅电容,从而改善器件的开关速度,尤其是适用于低压高频领域。通过理论及仿真分析,与无埋氧化层的沟槽栅MOSFET以及沟槽栅E-JFET进行了性能比较。结果证明,该结构具有最低的开关功耗,即QG最小,在相同条件下相对于沟槽栅MOSFET和沟槽栅E-JFET来说,QG的改善分别可达到86.3%和13.4%。 展开更多
关键词 半导体器件 工艺参数/金属-氧化物-半导体场效应晶体管
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栅极下加氧化层的新型沟槽栅E-JFET仿真研究
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作者 田波 亢宝位 +1 位作者 吴郁 韩峰 《中国集成电路》 2009年第2期13-16,共4页
新结构沟槽栅E-JFET的特点是在栅极下隐埋局域氧化层,以降低栅电容,从而改善器件的开关速度,尤其是适用于低压高频领域。通过理论及仿真分析,与无隐埋氧化层的沟槽栅MOSFET以及沟槽栅E-JFET进行了性能比较。结果证明,该结构具有最低的... 新结构沟槽栅E-JFET的特点是在栅极下隐埋局域氧化层,以降低栅电容,从而改善器件的开关速度,尤其是适用于低压高频领域。通过理论及仿真分析,与无隐埋氧化层的沟槽栅MOSFET以及沟槽栅E-JFET进行了性能比较。结果证明,该结构具有最低的开关功耗,即QG最小,在相同条件下相对于沟槽栅MOSFET和沟槽栅E-JFET来说,QG的改善分别可达到86.3%和13.4%。 展开更多
关键词 半导体器件 沟槽栅E-JFET 通态电阻 低压高频领域
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25nm鱼鳍型场效应晶体管中单粒子瞬态的工艺参数相关性 被引量:3
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作者 李达维 秦军瑞 陈书明 《国防科技大学学报》 EI CAS CSCD 北大核心 2012年第5期127-131,共5页
基于TCAD(Technology Computer-Aided Design)3-D模拟,研究了25 nm鱼鳍型场效应晶体管(Fin Field Effect Transistor,FinFET)中单粒子瞬态效应的工艺参数相关性。研究表明一些重要工艺参数的起伏会对电荷收集产生显著影响,从而影响到电... 基于TCAD(Technology Computer-Aided Design)3-D模拟,研究了25 nm鱼鳍型场效应晶体管(Fin Field Effect Transistor,FinFET)中单粒子瞬态效应的工艺参数相关性。研究表明一些重要工艺参数的起伏会对电荷收集产生显著影响,从而影响到电路中传播的SET(Single Event Transient)脉冲宽度。对于最佳工艺拐角,离子轰击后收集的电荷量可以降低约38%,而在最坏工艺拐角下,收集的电荷量则会增加79%。这些结论对FinFET工艺下的SET减缓及抗辐射加固设计提供了一种新的思路。 展开更多
关键词 鱼鳍型场效应晶体管 单粒子效应 工艺参数相关性 电荷收集
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压接型IGBT芯片的参数分散性对其并联时开通均流的影响 被引量:2
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作者 曹子楷 崔翔 +2 位作者 李学宝 范迦羽 詹雍凡 《中国电机工程学报》 EI CSCD 北大核心 2023年第20期8025-8037,共13页
压接型绝缘栅双极晶体管(insulated gate bipolar transistor,IGBT)的多芯片并联技术已成为大功率器件设计的核心之一,而并联压接型IGBT芯片的开通均流问题因续流二极管反向恢复的存在需被重点关注。为研究压接型IGBT芯片的参数分散性... 压接型绝缘栅双极晶体管(insulated gate bipolar transistor,IGBT)的多芯片并联技术已成为大功率器件设计的核心之一,而并联压接型IGBT芯片的开通均流问题因续流二极管反向恢复的存在需被重点关注。为研究压接型IGBT芯片的参数分散性对其并联时开通均流的影响,文中首先根据IGBT单芯片的开通机理和波形揭示芯片参数对IGBT开通各个阶段内集电极电流变化的影响规律;其次,通过统计直方图获得IGBT芯片阈值电压和饱和管压降等参数的正态分布特性,提出多芯片并联开通过程中集电极电流分布的统计分析方法,掌握并联IGBT芯片的参数分散性对其开通过程中电流分布的定量影响规律,推导开通过程中芯片电流的计算公式;最后,在并联双芯片的双脉冲实验中验证所得结论的有效性,提出调节阈值电压与跨导的比例以及控制饱和管压降的极差等筛选策略。本文的研究成果可以为并联压接型IGBT芯片的参数筛选提供理论指导和数据支撑。 展开更多
关键词 压接型IGBT 开通均流 芯片参数 筛选策略
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Improvement on the dynamical performance of a power bipolar static induction transistor with a buried gate structure
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作者 王永顺 冯晶晶 +3 位作者 刘春娟 汪再兴 张彩珍 常鹏 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2011年第11期60-64,共5页
The failure of a bipolar static induction transistor (BSIT) often occurs in the transient process between the conducting-state and the blocking-state, so a profound understanding of the physical mechanism of the swi... The failure of a bipolar static induction transistor (BSIT) often occurs in the transient process between the conducting-state and the blocking-state, so a profound understanding of the physical mechanism of the switching process is of significance for designing and fabricating perfect devices. The dynamical characteristics of the transient process between conducting-state and blocking-state BSITs are represented in detail in this paper. The influences of material, structural and technological parameters on the dynamical performances of BSITs are discussed. The mechanism underlying the transient conversion process is analyzed in depth. The technological approaches are developed to improve the dynamical characteristics of BSITs. 展开更多
关键词 bipolar static induction transistor dynamical parameters transient processes potential barrier power consumption
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Wafer-scale carbon-based CMOS PDK compatible with siliconbased VLSI design flow
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作者 Minghui Yin Haitao Xu +7 位作者 Yunxia You Ningfei Gao Weihua Zhang Hongwei Liu Huanhuan Zhou Chen Wang Lian-Mao Peng Zhiqiang Li 《Nano Research》 SCIE EI CSCD 2024年第8期7557-7566,共10页
Carbon nanotube field-effect transistors(CNTFETs)are increasingly recognized as a viable option for creating high-performance,low-power,and densely integrated circuits(ICs).Advancements in carbon-based electronics,enc... Carbon nanotube field-effect transistors(CNTFETs)are increasingly recognized as a viable option for creating high-performance,low-power,and densely integrated circuits(ICs).Advancements in carbon-based electronics,encompassing materials and device technology,have enabled the fabrication of circuits with over 1000 gates,marking carbon-based integrated circuit design as a burgeoning field of research.A critical challenge in the realm of carbon-based very-large-scale integration(VLSI)is the lack of suitable automated design methodologies and infrastructure platforms.In this study,we present the development of a waferscale 3μm carbon-based complementary metal-oxide-semiconductor(CMOS)process design kit(PDK)(3μm-CNTFETs-PDK)compatible with silicon-based Electronic Design Automation(EDA)tools and VLSI circuit design flow.The proposed 3μm-CNTFETs-PDK features a contacted gate pitch(CGP)of 21μm,a gate density of 128 gates/mm^(2),and a transistor density of 554 transistors/mm^(2),with an intrinsic gate delay around 134 ns.Validation of the 3μm-CNTFETs-PDK was achieved through the successful design and tape-out of 153 standard cells and 333-stage ring oscillator circuits.Leveraging the carbon-based PDK and a silicon-based design platform,we successfully implemented a complete 64-bit static random-access memory(SRAM)circuit system for the first time,which exhibited timing,power,and area characteristics of clock@10 kHz,122.1μW,3795μm×2810μm.This research confirms that carbon-based IC design can be compatible with existing EDA tools and silicon-based VLSI design flow,thereby laying the groundwork for future carbon-based VLSI advancements. 展开更多
关键词 carbon nanotube field-effect transistors(CNTFETs) complementary metal-oxide-semiconductor(CMOS) process design kit(PDK) wafer-scale very-large-scale integration(VLSI)
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关于自激驱动镇流器中晶体管和磁环的探讨
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作者 赖兵 《中国照明电器》 2010年第5期15-19,共5页
针对磁环自激的电子镇流器,本文首先深入介绍了高压双极性晶体管(以下简称晶体管)的工艺结构、零电荷特性以及自激驱动的磁环的工作原理,然后基于工程设计的实际运用,对磁环驱动的关键参数与主回路工作频率的关系进行了说明。
关键词 晶体管 工艺结构 电荷分布 磁环 参数选用
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