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基于FPGA的多路高速串并转换器设计 被引量：11
1
作者 仲建锋 胡庆生 孙远 《电子器件》 CAS 2008年第2期657-660,共4页
高速串并转换器的设计是FPGA设计的一个重要方面,传统设计方法由于采用FPGA的内部逻辑资源来实现,从而限制了串并转换的速度。该研究以网络交换调度系统的FGPA验证平台中多路高速串并转换器的设计为例,详细阐述了1:8DDR模式下高速串并... 高速串并转换器的设计是FPGA设计的一个重要方面,传统设计方法由于采用FPGA的内部逻辑资源来实现,从而限制了串并转换的速度。该研究以网络交换调度系统的FGPA验证平台中多路高速串并转换器的设计为例,详细阐述了1:8DDR模式下高速串并转换器的设计方法和16路1:8串并转换器的实现。结果表明,采用Xilinx Virtex-4的ISERDES设计的多路串并转换器可以实现800Mbit/s输入信号的串并转换,并且减少了设计复杂度,缩短了开发周期,能满足设计要求。 展开更多
关键词 串并转换 现场可编程逻辑阵列 XILINX ISERDES
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串并转换思想与绝对式时栅传感器的频响特性研究 被引量：1
2
作者 王彦刚 彭东林 +1 位作者 易文翠 刘宇妍 《中国机械工程》 EI CAS CSCD 北大核心 2007年第9期1088-1091,共4页
在分析绝对式时栅位移传感器频响特性的基础上,介绍了一种在数字信号处理电路中的数据串并转换思想,并提出了一种基于串并转换思想的绝对式时栅信号处理电路设计方案。信号处理电路采用了复杂可编程逻辑器件(CPLD)芯片,预处理电路将测... 在分析绝对式时栅位移传感器频响特性的基础上,介绍了一种在数字信号处理电路中的数据串并转换思想,并提出了一种基于串并转换思想的绝对式时栅信号处理电路设计方案。信号处理电路采用了复杂可编程逻辑器件(CPLD)芯片,预处理电路将测头信号进行模数转换后,经可编程多路切换器模块处理,自适应地将原始测头信号分别转换为对应的多路并行信号,各路对应的分频信号通过比相电路及传感器信号处理电路模块运算后转换为绝对位移脉冲测量信号,最后将多路绝对位移脉冲测量信号进行并串转换操作输出测量值。对信号处理电路进行了仿真,结果证明,该方法可大大提高时栅位移传感器的频响特性,从而为绝对式时栅位移传感器提供了一种应用于动态测控系统的解决方法。 展开更多
关键词 串并转换 时栅 传感器 频响特性
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基于CPLD的串并转换和高速USB通信设计 被引量：2
3
作者 王朔 李刚 于学敏 《单片机与嵌入式系统应用》 2002年第5期30-33,38,共5页
CPLD可编程技术具有功能集成度高、设计灵活、开发周期短、成本低等特点。介绍基于ATMEL公司的CPLD芯片ATF1508AS设计的串并转换和高速USB及其在高速高精度数据采集系统中的应用。
关键词 USB接口 可编程逻辑器件 CPLD 串并转换 通信设计
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基于65nm CMOS工艺的高速串并转换电路设计 被引量：1
4
作者 付秀兰 孙立宏 《中国集成电路》 2012年第4期57-60,68,共5页
本文介绍了一种适用于高速差分数据接收的CMOS串并转换电路,该电路主要由时钟电路、1:2数据分割电路和1:5分接器组成。采用65nm工艺,仿真结果表明,在数据传输速度为5Gb/s时功耗为12mW。
关键词 光纤通信 数据接收 串并转换 分接器
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AT24系列存储器数据串并转换接口的IP核设计
5
作者 谭文虎 彭新生 +1 位作者 刘守印 黄光明 《现代电子技术》 2002年第6期16-19,共4页
AT2 4系列 EEPROM芯片是基于 I2 C(Inter- Integrated Circuit)总线协议而设计的。该存储器与微处理器通信 ,需要把串行数据转换成并行数据 ,或把并行数据转换成串行数据后 ,通信过程才能进行。介绍用 VHDL语言设计该存储器数据串并转... AT2 4系列 EEPROM芯片是基于 I2 C(Inter- Integrated Circuit)总线协议而设计的。该存储器与微处理器通信 ,需要把串行数据转换成并行数据 ,或把并行数据转换成串行数据后 ,通信过程才能进行。介绍用 VHDL语言设计该存储器数据串并转换接口的 IP核 ,从而通过硬件 (FPGA或其他可编程芯片 )实现 AT2 4系列存储器与 8位微处理器之间的并行通信。 展开更多
关键词 I^2C总线 AT24系列存储器 VHDL 串并转换 微处理器 总线协议
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用VHDL语言设计实现单片机串行口输出的串并转换 被引量：1
6
作者 张永安 李树华 刘跃平 《内蒙古大学学报（自然科学版）》 CAS CSCD 北大核心 2004年第2期213-215,共3页
介绍了一种固定信号格式的串并转换,利用VHDL(VHSICHardwareDescriptionLan-guage)语言对一块可编程逻辑器件进行编程,实现单片机串行口输出的串行数据到8位并行数据的转换.
关键词 VHDL 单片机 串并转换
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一种应用于8B/10B编码串并转换电路的低功耗LVDS接收器设计(英文) 被引量：1
7
作者 尤扬 陈岚 《电子器件》 CAS 2008年第3期915-918,共4页
低电压差分信号(LVDS)是串并转换电路(SerDes)的一种主流接口技术。本文设计并实现了一种适合于8B/10B编码串并转换电路的LVDS接收器(Receiver)。本设计的指标完全兼容IEEEStd1593.3-1996标准。它支持最大0.05V至2.35V的共模电平输入范... 低电压差分信号(LVDS)是串并转换电路(SerDes)的一种主流接口技术。本文设计并实现了一种适合于8B/10B编码串并转换电路的LVDS接收器(Receiver)。本设计的指标完全兼容IEEEStd1593.3-1996标准。它支持最大0.05V至2.35V的共模电平输入范围,最小100mV的差模输入,能够在至少40英寸FR4带状线上达到1.6Gb/s的接收速率,平均功耗3mW。电路设计基于0.18μm1.8V/3.3V CMOS工艺,同时采用了3.3V器件和1.8V器件。 展开更多
关键词 低电压差分信号 接收电路 串并转换电路 低功耗 8B/10B编码
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树型结构串并转换电路的设计 被引量：3
8
作者 张健忠 常昌远 《电子与封装》 2007年第10期33-36,共4页
采用DEMUX(多路分配器)分级解串、递减降速的树型结构,使电路获得较高转换速度,其优点是在时钟的上升和下降沿采样,充分利用了时钟周期。基于CMOS互补逻辑的电路结构降低了功耗,全定制的设计方法优化了电路性能和版图面积,提高了设计可... 采用DEMUX(多路分配器)分级解串、递减降速的树型结构,使电路获得较高转换速度,其优点是在时钟的上升和下降沿采样,充分利用了时钟周期。基于CMOS互补逻辑的电路结构降低了功耗,全定制的设计方法优化了电路性能和版图面积,提高了设计可靠性。本设计采用了华润上华0.6μm CMOS工艺。 展开更多
关键词 串并转换 DEMUX 树型结构 华润上华0.6μm CMOS工艺
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一种基于级联半导体光放大器环镜的光串并转换器（英文）
9
作者 廖丽丹 凌云 +3 位作者 贺彬彬 申甦琪 邱昆 郑勉 《光子学报》 EI CAS CSCD 北大核心 2015年第5期17-21,共5页
为了实现高速光信号的降速处理,提出了一种基于级联半导体光放大器环镜(SLALOM)的光串并转换器,用于实现将高速串行光脉冲信号转换成低速并行光脉冲信号.该光串并转换器采用串联SLALOM组成,将前一级SLALOM的输出作为后一级SLALOM的输入;... 为了实现高速光信号的降速处理,提出了一种基于级联半导体光放大器环镜(SLALOM)的光串并转换器,用于实现将高速串行光脉冲信号转换成低速并行光脉冲信号.该光串并转换器采用串联SLALOM组成,将前一级SLALOM的输出作为后一级SLALOM的输入;SLALOM之间的光传播时延为输入光信号比特周期;设置控制光与信号光脉冲时序,实现各级SLALOM光脉冲并行输出.通过采用1×10光串并转换器实现将80Gb/s串行信号转换为10路8Gb/s并行信号,并对控制、信号脉冲光功率和时间偏移量器件参量进行了优化.对于1×10光串并转换器,端口接收灵敏度差异小于10dB.该光串并转换器光功率损耗小、易于扩展并行端口数目,可用于光通信领域中的高速解复用、光信号处理和光交换系统中. 展开更多
关键词 串并转换 半导体光放大器环镜 光纤通信 解复用 光信号处理
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高速LVDS信号接收及基于FPGA的串并转换的设计 被引量：2
10
作者 蒋红阳 《电子技术与软件工程》 2016年第23期99-100,共2页
主要介绍高速LVDS差分信号转单端信号接收模块的设计,通过TI公司的SN65LVDS386芯片,接收差分信号并转换为单端信号,并基于FPGA实现串行数据转换为并行数据。
关键词 LVDS信号接收 FPGA 串并转换
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C8051F单片机实现全双工串并转换通用程序
11
作者 祝新平 樊桂花 许斌 《单片机与嵌入式系统应用》 2005年第12期66-67,共2页
关键词 C8051F 通用程序 串并转换 全双工 单片机 数据帧格式 间隔时间 控制指令 地面控制站 行数据
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多路串并转换在超宽带系统中的应用 被引量：2
12
作者 黄擘 《信息技术》 2012年第6期161-163,共3页
超宽带(UWB)是一种无载波通信技术,有人称它为无线电领域的一次革命性进展,认为它将成为未来短距离无线通信的主流技术。UWB系统为了提高数据速率,应用了超短基带丰富的GHz级频谱,这就对基带处理和传输数据提出了很高的要求。在基于Xili... 超宽带(UWB)是一种无载波通信技术,有人称它为无线电领域的一次革命性进展,认为它将成为未来短距离无线通信的主流技术。UWB系统为了提高数据速率,应用了超短基带丰富的GHz级频谱,这就对基带处理和传输数据提出了很高的要求。在基于Xilinx Virtex-5现场可编程逻辑器件(FPGA)的验证平台条件下,通过使用串并转换器来实现设计,即减少了设计复杂度,缩短了开发周期,也能最大限度的满足设计要求。 展开更多
关键词 串并转换 现场可编程逻辑阵列 ISERDES OSEREDS UWB
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一种基于FPGA的LVDS数据串并转换设计 被引量：1
13
作者 霍海龙 张广阔 曾祥忠 《长江信息通信》 2023年第4期113-117,共5页
LVDS传输方式越来越多地应用在高速的信息传输中,而基于FPGA的LVDS数据接收也得到了更广泛的应用。文章介绍了一种基于FPGA的LVDS数据接收的实现方案,对LVDS串行数据进行了串行到并行的转换。通过实际验证,该方法实现了LVDS串行数据的... LVDS传输方式越来越多地应用在高速的信息传输中,而基于FPGA的LVDS数据接收也得到了更广泛的应用。文章介绍了一种基于FPGA的LVDS数据接收的实现方案,对LVDS串行数据进行了串行到并行的转换。通过实际验证,该方法实现了LVDS串行数据的并行处理,保证了转换过程中数据的实时传输。 展开更多
关键词 LVDS 串并转换 FPGA
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基于锁存器实现串并转换电路的方法
14
作者 项欣 彭析竹 《电子与封装》 2020年第7期22-26,共5页
介绍了一种基于锁存器的串行数据转并行数据的接口转换电路的设计方法。串并转换电路由采样信号发生器和并行锁存器两部分组成。采样信号发生器用于将时钟转换为一个个和时钟信号边沿对齐的小脉冲,脉冲宽度为时钟周期的一半;并行锁存器... 介绍了一种基于锁存器的串行数据转并行数据的接口转换电路的设计方法。串并转换电路由采样信号发生器和并行锁存器两部分组成。采样信号发生器用于将时钟转换为一个个和时钟信号边沿对齐的小脉冲,脉冲宽度为时钟周期的一半;并行锁存器是由若干个锁存器并行而成,锁存器数据输入端连接在一起,由采样脉冲控制锁存器对串行输入数据依次进行采样。数据存储在锁存器中不会丢失,直到下一次采样新的数据写入,因此有足够的时序冗余来保证数据的正确输出。最后对电路的功能进行了仿真验真。 展开更多
关键词 串并转换 锁存器 脉冲采样
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基于锁存器实现串并转换电路的方法
15
作者 刘晓峰 《电子乐园》 2021年第5期430-430,共1页
在液晶显示驱动领域,无论是高速还是低速接口电路系统中,都会用到串行数据转并行数据的转换电路。由于具有高速率传输性能以及简单结构设计,串行接口已经成为当前传输接口的发展趋势。本文所述的采用锁存结构的串并转换器采用了异步电... 在液晶显示驱动领域,无论是高速还是低速接口电路系统中,都会用到串行数据转并行数据的转换电路。由于具有高速率传输性能以及简单结构设计,串行接口已经成为当前传输接口的发展趋势。本文所述的采用锁存结构的串并转换器采用了异步电路的设计,拥有更高的时序冗余度,对延迟不敏感,且具有更好的高频工作特性,适合屏幕驱动电路的设计需求。 展开更多
关键词 锁存器 串并转换电路 方法
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40Gb/s至8路5Gb/s全光串并转换实验研究 被引量：5
16
作者 王菊 于晋龙 +5 位作者 罗俊 王文睿 吴波 韩丙辰 郭精忠 杨恩泽 《光学学报》 EI CAS CSCD 北大核心 2011年第5期36-39,共4页
提出了一种新型的40 Gb/s全光串并转换(AOSPC)的实现方案,该系统主要由波分/时分脉冲光源的产生与顺序多波长变换两个部分构成。实现了信道波长数目和重复频率可调的波时分脉冲光源;分析了基于单个半导体光放大器(SOA)中的交叉相位调制... 提出了一种新型的40 Gb/s全光串并转换(AOSPC)的实现方案,该系统主要由波分/时分脉冲光源的产生与顺序多波长变换两个部分构成。实现了信道波长数目和重复频率可调的波时分脉冲光源;分析了基于单个半导体光放大器(SOA)中的交叉相位调制效应(XPM)实现顺序多波长变换的原理,并在此基础上采用顺序多波长变换技术实现了将40 Gb/s的串行输入光信号转换为8路5 Gb/s的并行输出信号。该技术可将高速率的光信号转换成为多路低速率信号,进而可以使用现有的电子器件对信号进行处理,为下一步的光分组交换中的报头处理技术和光随机存取存储器(RAM)的研究提供了一种可行的思路。 展开更多
关键词 光通信 光分组交换 串并转换 波分/时分光脉冲 顺序多波长变换
原文传递
基于FPGA的高速串并/并串转换器设计 被引量：11
17
作者 孙志雄 谢海霞 《现代电子技术》 2014年第8期151-152,共2页
在数字通信系统的数据传输中,多数通信数据为串行方式,而大多数处理器要求数据以并行方式存储和处理,所以经常需要将串行传输的数据变换成并行传输,或者将并行传输的数据变换成串行传输,这时就需要串并/并串转换器。在此介绍了串并/并... 在数字通信系统的数据传输中,多数通信数据为串行方式,而大多数处理器要求数据以并行方式存储和处理,所以经常需要将串行传输的数据变换成并行传输,或者将并行传输的数据变换成串行传输,这时就需要串并/并串转换器。在此介绍了串并/并串转换器基本原理,并通过QuartusⅡ仿真平台进行仿真验证,最后下载到FPGA芯片EP1K30QC208-2实现了串并/并串转换器的设计,仿真及实验结果表明采用此设计方案是可行的。 展开更多
关键词 串并转换 并串转换
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基于微环谐振器的光分组头串并转换研究
18
作者 洪建勋 周建新 +4 位作者 陈水平 李成军 周立民 陈伟 吴友宇 《武汉理工大学学报》 CAS CSCD 北大核心 2009年第23期85-88,共4页
提出了一种基于微环谐振器的光分组头串并转换方法。采用环层叠和多级级联结构设计微环谐振器，在正弦控制电压的作用下产生一个较窄的开关窗口，实现光分组头的串并转换。采用时域有限差分法分析了系统的性能。研究结果显示开关窗口宽... 提出了一种基于微环谐振器的光分组头串并转换方法。采用环层叠和多级级联结构设计微环谐振器，在正弦控制电压的作用下产生一个较窄的开关窗口，实现光分组头的串并转换。采用时域有限差分法分析了系统的性能。研究结果显示开关窗口宽度、消光比和插入损耗分别优于14．9ps、36．4dB和1dB，可实现160～40Gbit／s和40～10Gbit／s的光分组头串并转换。 展开更多
关键词 光分组头 串并转换 微型环 开关窗口
原文传递
基于光纤中四波混频效应的全光串-并转换研究 被引量：1
19
作者 文江洪 江阳 +3 位作者 罗旋 唐延林 于晋龙 杨恩泽 《应用光学》 CAS CSCD 北大核心 2011年第3期535-539,共5页
为了实现高速信号的降速处理,设计并通过实验演示了一种高速全光串-并转换系统。在方案中,利用时钟脉冲自身的频谱宽度和光纤中四波混频的高速响应特性,可以从一个光分频时钟脉冲出发,利用光纤中群速度色散(GVD)致脉冲展宽效应,把一个... 为了实现高速信号的降速处理,设计并通过实验演示了一种高速全光串-并转换系统。在方案中,利用时钟脉冲自身的频谱宽度和光纤中四波混频的高速响应特性,可以从一个光分频时钟脉冲出发,利用光纤中群速度色散(GVD)致脉冲展宽效应,把一个重复频率为10 GHz的时钟窄脉冲在时域上展宽,并通过光纤中的四波混频过程,将一路40 Gb/s的归零(RZ)码信号转换成为4路10 Gb/s信号,完成串-并转换功能。该方案响应速率高,对波长和码率透明,并具有很大的转换路数可拓展性。 展开更多
关键词 光纤通信 群速度色散 四波混频 串并转换
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一种用于千兆以太网发接器的高速串-并转换电路 被引量：1
20
作者 苏彦锋 叶菁华 +1 位作者 王涛 洪志良 《微电子学》 CAS CSCD 北大核心 2003年第3期247-250,254,共5页
　高速串-并转换电路是数字基带传输系统中的重要单元。在对几种常见串-并转换电路的结构和性能进行比较的基础上,利用动态D触发器实现了一种简单实用的结构,并用它设计了适用于千兆以太网发接器的串-并转换电路。同时,对电路中可能存... 　高速串-并转换电路是数字基带传输系统中的重要单元。在对几种常见串-并转换电路的结构和性能进行比较的基础上,利用动态D触发器实现了一种简单实用的结构,并用它设计了适用于千兆以太网发接器的串-并转换电路。同时,对电路中可能存在的问题,如时钟信号的分布,以及动态单元的电荷泄漏,进行了讨论。 展开更多
关键词 千兆以太网 发接器 动态D触发器 串—并转换电路 电路结构
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