期刊文献+
任意字段
题名或关键词
题名
关键词
文摘
作者
第一作者
机构
刊名
分类号
参考文献
作者简介
基金资助
栏目信息
共找到364篇文章
< 1 2 … 19 >
每页显示 20 50 100
已选择0条
导出题录 引用分析
参考文献
引证文献
 统计分析
检索结果
已选文献
显示方式：
基于共享总线结构的存储器内建自测试电路
1
作者 雷鹏 纪元法 +1 位作者 肖有军 李尤鹏 《半导体技术》 北大核心 2024年第2期158-163,200,共7页
随着片上系统处理的数据增多,数据存储器测试逻辑相应增加,在保证测试功能的同时减小测试电路面积是当下急需解决的问题。基于共享总线结构的存储器内建自测试(MBIST)电路,通过将多个存储器引脚信号进行复用的方式,对存储器进行层次化设... 随着片上系统处理的数据增多,数据存储器测试逻辑相应增加,在保证测试功能的同时减小测试电路面积是当下急需解决的问题。基于共享总线结构的存储器内建自测试(MBIST)电路,通过将多个存储器引脚信号进行复用的方式,对存储器进行层次化设计,将物理存储器拼接组成逻辑存储器模块,再整合多个逻辑存储器成为一个大的存储器集模块,MBIST控制器针对存储器集进行MBIST,从而减少测试逻辑数量以达到减小测试电路占用面积的目的。通过实验证明,该结构可以满足MBIST相关需求,相较于针对单颗存储器测试的传统MBIST电路面积减小了21.44%。该方案具有良好的实用性,可以为相关存储器测试设计提供参考。 展开更多
关键词 共享总线结构 存储器内建自测试(MBIST) 逻辑存储器 测试电路面积 层次化设计
在线阅读 下载PDF
逻辑内建自测试技术进展综述
2
作者 金敏 向东 《集成技术》 2024年第1期44-61,共18页
逻辑内建自测试(logic buit-in self-test,LBIST)是一种可测试性设计技术,利用芯片、板级或系统上的部分电路测试数字逻辑电路本身。LBIST对于许多应用来说至关重要,尤其是国防、航空航天、自动驾驶等生命和任务关键型的应用。这些应用... 逻辑内建自测试(logic buit-in self-test,LBIST)是一种可测试性设计技术,利用芯片、板级或系统上的部分电路测试数字逻辑电路本身。LBIST对于许多应用来说至关重要,尤其是国防、航空航天、自动驾驶等生命和任务关键型的应用。这些应用需要执行片上、板上或系统内自检,以提高整个系统的可靠性及执行远程诊断的能力。该文首先给出了常用的LBIST分类,并描述了经典的,也是工业界应用最成功的LBIST架构——使用多输入特征寄存器和并行移位序列产生器的自测试架构;其次,对国内外研究团队、研究进展进行了总结;再次,详细剖析了LBIST的基本原理、时序控制、确定性自测试设计、低功耗设计、“X”容忍等关键技术点,列举出了主流的LBIST商业工具,并逐一分析了其软件架构和技术特点;最后,讨论当前LBIST技术仍需进一步解决的问题,并进行展望。 展开更多
关键词 逻辑内建自测试 伪随机序列产生器 多输入特征寄存器 确定性自测试 可测试性设计
在线阅读 下载PDF
可重构硬件内建自测试与容错机制研究 被引量：20
3
作者 郝国锋 王友仁 +1 位作者 张砦 孙川 《仪器仪表学报》 EI CAS CSCD 北大核心 2011年第4期856-862,共7页
传统可重构硬件自测试方法复杂,容错时资源利用率低,且往往需要额外的软件配合处理器来实现。为此,设计了一种具有自测试与自主容错能力的新型可重构硬件结构。对于故障自测试,提出了能在线执行的自主循环测试方法;对于硬件容错,提出了... 传统可重构硬件自测试方法复杂,容错时资源利用率低,且往往需要额外的软件配合处理器来实现。为此,设计了一种具有自测试与自主容错能力的新型可重构硬件结构。对于故障自测试,提出了能在线执行的自主循环测试方法;对于硬件容错,提出了分层自主容错机制:在功能细胞单元内测试到逻辑故障时,先用功能细胞单元内部的空闲基本逻辑单元替代故障基本逻辑单元;当没有空闲基本逻辑单元时,则将整个故障功能细胞单元的功能重配置到距其最近的空闲功能细胞单元中,实现两层容错。以6×6并行乘法器为例,验证了新型可重构阵列能够降低容错时间复杂度并提高冗余资源利用率。 展开更多
关键词 数字电子系统 可重构硬件 细胞单元阵列 自主容错 内建自测试 并行乘法器
在线阅读 下载PDF
数字集成电路的混合模式内建自测试方法 被引量：13
4
作者 谢永乐 孙秀斌 +2 位作者 王玉文 胡兵 陈光 《仪器仪表学报》 EI CAS CSCD 北大核心 2006年第4期367-370,375,共5页
为以较少的硬件和测试时间开销获得对被测电路测试集的完全覆盖,提出一种基于扫描的数字集成电路混合模式内建自测试方法。通过对用作伪随机测试激励的线性反馈移位寄存器(LFSR)的结构和初态的选择以提高故障覆盖率和减少测试时间,对上... 为以较少的硬件和测试时间开销获得对被测电路测试集的完全覆盖,提出一种基于扫描的数字集成电路混合模式内建自测试方法。通过对用作伪随机测试激励的线性反馈移位寄存器(LFSR)的结构和初态的选择以提高故障覆盖率和减少测试时间,对上述伪随机测试中未能覆盖的故障,采用一种不用存储来生成确定性测试矢量的方法。对标准电路的实验证明可获得较高的测试效率,特别适合数字集成电路的内建自测试。 展开更多
关键词 集成电路测试 内建自测试 M序列
在线阅读 下载PDF
片上网络FIFOs的内建自测试方法研究 被引量：22
5
作者 赵建武 师奕兵 王志刚 《仪器仪表学报》 EI CAS CSCD 北大核心 2009年第8期1768-1772,共5页
片上网络是对微系统芯片的传统片上互连结构的统一和发展,一种新的集成电路设计技术只有在它的测试技术发展完善后才能被广泛使用。首先建立了片上网络路由器FIFOs的功能模型,在此基础上,提出了一种基于可测性设计技术并且具有线性计算... 片上网络是对微系统芯片的传统片上互连结构的统一和发展,一种新的集成电路设计技术只有在它的测试技术发展完善后才能被广泛使用。首先建立了片上网络路由器FIFOs的功能模型,在此基础上,提出了一种基于可测性设计技术并且具有线性计算复杂度O(n)的FIFOs测试算法,论述了一种新颖的复用片上网络、共享内建自测试(BIST)结构对片上网络路由器FIFOs并行测试的方法。实验数据分析表明这种测试方法具有较高的故障覆盖率、较小的测试时间和片上资源开销。 展开更多
关键词 微系统芯片 片上网络 FIFOs 内建自测试 可测性设计
在线阅读 下载PDF
一款通用CPU的存储器内建自测试设计 被引量：7
6
作者 何蓉晖 李华伟 +1 位作者 李晓维 宫云战 《同济大学学报（自然科学版）》 EI CAS CSCD 北大核心 2002年第10期1204-1208,共5页
存储器内建自测试 (memorybuilt-inself-test,MBIST)是一种有效的测试嵌入式存储器的方法 .在一款通用CPU芯片的可测性设计 (design -for-testability ,DFT)中 ,MBIST作为cache和TLB的存储器测试解决方案被采用 ,以简化对布局分散、大... 存储器内建自测试 (memorybuilt-inself-test,MBIST)是一种有效的测试嵌入式存储器的方法 .在一款通用CPU芯片的可测性设计 (design -for-testability ,DFT)中 ,MBIST作为cache和TLB的存储器测试解决方案被采用 ,以简化对布局分散、大小不同的双端口SRAM的测试 .5个独立的BIST控制器在同一外部信号BistMode的控制下并行工作 ,测试结果由扫描链输出 ,使得测试时间和芯片引脚开销都降到最小 .所采用的march 13n算法确保了对固定型故障、跳变故障、地址译码故障和读写电路的开路故障均达到 10 0 %的故障覆盖率 . 展开更多
关键词 CPU 存储器内建自测试 故障模型 MARCH算法 可测性设计 超大规模集成电路 IP核
在线阅读 下载PDF
嵌入式存储器内建自测试的原理及实现 被引量：15
7
作者 陆思安 何乐年 +1 位作者 沈海斌 严晓浪 《固体电子学研究与进展》 CAS CSCD 北大核心 2004年第2期205-208,共4页
随着集成电路设计规模的不断增大 ,在芯片中特别是在系统芯片 SOC( system on a chip)中嵌入大量存储器的设计方法正变得越来越重要。文中详细分析了嵌入式存储器内建自测试的实现原理 ,并给出了存储器内建自测试的一种典型实现。
关键词 嵌入式存储器 存储器内建自测试 MARCH算法
在线阅读 下载PDF
一种高速ADC静态参数的内建自测试结构 被引量：6
8
作者 朱彦卿 何怡刚 +1 位作者 阳辉 刘美容 《湖南大学学报（自然科学版）》 EI CAS CSCD 北大核心 2007年第10期62-65,共4页
针对混合信号电路的测试问题,提出了一种内建自测试(BIST)结构,分析并给出了如何利用该结构来计算片上高速模数转换器(ADC)的静态参数.该方法利用三角波信号作为测试激励,采用码密度直方图分析方法快速计算ADC的各静态参数.根据改进测... 针对混合信号电路的测试问题,提出了一种内建自测试(BIST)结构,分析并给出了如何利用该结构来计算片上高速模数转换器(ADC)的静态参数.该方法利用三角波信号作为测试激励,采用码密度直方图分析方法快速计算ADC的各静态参数.根据改进测试算法所构造的BIST结构实现了芯片内只有ADC电路的可测性设计,而不需要用到片内集成DSP.内嵌的信号发生器能自动生成高频连续三角波测试信号,适合高速ADC的测试.该BIST结构硬件开销小,易于片上集成,仿真试验表明了该结构的有效性. 展开更多
关键词 码密度直方图 内建自测试 ADC测试
在线阅读 下载PDF
一种基于受控LFSR的内建自测试结构及其测试矢量生成 被引量：10
9
作者 胡晨 许舸夫 +1 位作者 张哲 杨军 《电路与系统学报》 CSCD 2002年第3期13-16,共4页
本文提出了一种基于受控线性反馈移位寄存器(LFSR)进行内建自测试的结构及其测试矢量生成方法。使用受控LFSR可以跳过伪随机测试序列中对故障覆盖率没有贡献的测试矢量,从而达到减少测试矢量长度,缩短测试时间的目的。
关键词 线性反馈移位寄存器 内建自测试 矢量跳变 芯片 矢量生成电路
在线阅读 下载PDF
嵌入式存储器的内建自测试和内建自修复 被引量：12
10
作者 江建慧 朱为国 《同济大学学报（自然科学版）》 EI CAS CSCD 北大核心 2004年第8期1050-1056,共7页
指出内建自测试是嵌入式存储器测试的一种有效方法 ,对该领域的研究情况进行了评述 .总结了存储器传统的故障模型 ,重点讨论了诱导故障分析方法以及读干扰故障、错误读等新的故障模型 .详细分析了嵌入式存储器的典型内建自测试方案 ,讨... 指出内建自测试是嵌入式存储器测试的一种有效方法 ,对该领域的研究情况进行了评述 .总结了存储器传统的故障模型 ,重点讨论了诱导故障分析方法以及读干扰故障、错误读等新的故障模型 .详细分析了嵌入式存储器的典型内建自测试方案 ,讨论了在内建自测试电路中增加内建冗余分析、内建故障诊断和内建自修复等功能的可行性 . 展开更多
关键词 嵌入式存储器 故障模型 内建自测试 内建自修复
在线阅读 下载PDF
模拟电路内建自测试故障特征提取与优化 被引量：15
11
作者 朱敏 杨春玲 孔德晶 《仪器仪表学报》 EI CAS CSCD 北大核心 2013年第1期200-207,共8页
针对电子装备中模拟电路内建自测试(built-in self test,BIST)的自动测试矢量生成需要引入数模和模数转换器,从而增加了硬件电路面积和测试测量误差,并增加了测试的复杂性、降低了系统的可靠性的缺点,提出一种模拟电路内建自测试故障特... 针对电子装备中模拟电路内建自测试(built-in self test,BIST)的自动测试矢量生成需要引入数模和模数转换器,从而增加了硬件电路面积和测试测量误差,并增加了测试的复杂性、降低了系统的可靠性的缺点,提出一种模拟电路内建自测试故障特征提取与优化方法。该方法是利用电子装备中自带的微控制器产生的方波作为模拟电路的自动测试矢量,并针对此自动测试矢量产生的输出响应进行分析,提取多维故障特征并优化的算法。该方法能够使得自动测试矢量生成复杂性降低,优化故障特征并通过故障隔离度计算公式使得故障的可隔离程度提高,精简故障特征样本,从而减少测试的复杂性和代价。最后,通过实验验证了所提出方法的正确性和有效性。 展开更多
关键词 内建自测试 模拟电路 故障检测 特征提取与优化
在线阅读 下载PDF
生成确定性测试图形的内建自测试方法 被引量：5
12
作者 雷绍充 邵志标 梁峰 《西安交通大学学报》 EI CAS CSCD 北大核心 2005年第8期880-884,共5页
为了以低的硬件开销自动生成高效率的确定型测试图形,提出一种新型的内建自测试(BIST)方法.先对原型设计用自动测试图形工具生成长度短、故障覆盖率高的确定性测试图形,然后对生成的图形排序以取得低功耗测试序列,再选择状态机优化和综... 为了以低的硬件开销自动生成高效率的确定型测试图形,提出一种新型的内建自测试(BIST)方法.先对原型设计用自动测试图形工具生成长度短、故障覆盖率高的确定性测试图形,然后对生成的图形排序以取得低功耗测试序列,再选择状态机优化和综合方案,最后自动生成BIST电路描述.由于结合了确定性测试和伪随机测试的优点,该方法具有低功耗、长度短、故障覆盖率高、测试图形自动生成等特色,特别适于CMOS组合逻辑电路的测试.基于ISCAS85Benchmark的实验结果表明,所设计的BIST电路在硬件开销、速度、测试功耗等方面均优于传统的伪随机测试电路,测试时间显著减少. 展开更多
关键词 低功耗 确定性测试图形 内建自测试 状态机
在线阅读 下载PDF
一款雷达信号处理SOC芯片的存储器内建自测试设计 被引量：5
13
作者 饶全林 何春 +1 位作者 饶青 刘辉华 《微电子学与计算机》 CSCD 北大核心 2008年第7期95-99,共5页
内建自测试(BIST)为嵌入式存储器提供了一种有效的测试方法.详细介绍了存储器故障类型及内建自测试常用的March算法和ROM算法.在一款雷达信号处理SOC芯片中BIST被采用作为芯片内嵌RAM和ROM的可测试性设计的解决方案.利用BIST原理成功地... 内建自测试(BIST)为嵌入式存储器提供了一种有效的测试方法.详细介绍了存储器故障类型及内建自测试常用的March算法和ROM算法.在一款雷达信号处理SOC芯片中BIST被采用作为芯片内嵌RAM和ROM的可测试性设计的解决方案.利用BIST原理成功地为芯片内部5块RAM和2块ROM设计了自测试电路,并在芯片的实际测试过程中成功完成对存储器的测试并证明内嵌存储器不存在故障. 展开更多
关键词 存储器内建自测试 故障模型 MARCH算法 ROM算法 可测试性设计
在线阅读 下载PDF
减少多种子内建自测试方法硬件开销的有效途径 被引量：10
14
作者 李立健 赵瑞莲 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2003年第6期662-666,672,共6页
提出一个基于重复播种的新颖的BIST方案 ,该方案使用侦测随机向量难测故障的测试向量作为种子 ,并利用种子产生过程中剩余的随意位进行存储压缩 ;通过最小化种子的测试序列以减少测试施加时间 实验表明 ,该方案需要外加硬件少 ,测试施... 提出一个基于重复播种的新颖的BIST方案 ,该方案使用侦测随机向量难测故障的测试向量作为种子 ,并利用种子产生过程中剩余的随意位进行存储压缩 ;通过最小化种子的测试序列以减少测试施加时间 实验表明 ,该方案需要外加硬件少 ,测试施加时间较短 ,故障覆盖率高 ,近似等于所依赖的ATPG工具的故障覆盖率 在扼要回顾常见的确定性BIST方案的基础上 ,着重介绍了文中的压缩存储硬件的方法。 展开更多
关键词 存储压缩 故障覆盖率 寄存器 集成电路 电路测试 多种子内建自测试
在线阅读 下载PDF
针对嵌入式Cache的内建自测试算法 被引量：4
15
作者 赵学梅 叶以正 +1 位作者 陈春旭 时锐 《计算机辅助设计与图形学学报》 EI CSCD 北大核心 2005年第1期110-118,共9页
通过分析嵌入式Cache存储器中使用的双端口字定向静态存储器 (SRAM )和内容可寻址存储器 (CAM )的功能故障模型 ,提出了有效地针对嵌入式应用的DS MarchCE和DC MarchCE测试算法 ,解决了以往算法用于嵌入式系统时故障覆盖率低或测试时间... 通过分析嵌入式Cache存储器中使用的双端口字定向静态存储器 (SRAM )和内容可寻址存储器 (CAM )的功能故障模型 ,提出了有效地针对嵌入式应用的DS MarchCE和DC MarchCE测试算法 ,解决了以往算法用于嵌入式系统时故障覆盖率低或测试时间长导致测试效率低的问题 利用MarchCE算法并结合Cache系统的电路结构特点 ,设计并实现了一套集中管理的内建自测试测试方案 此方案可以并行测试Cache系统中不同容量、不同端口类型的存储器 ,并且能够测试地址变换表 (TLB)的特殊结构 ,测试部分面积不到整个Cache系统的 2 % 展开更多
关键词 双端口字定向静态存储器 双端口定向可寻址存储器 功能故模型 内建自测试
在线阅读 下载PDF
一种嵌入式存储器内建自测试电路设计 被引量：6
16
作者 王丽 施玉霞 王友仁 《计算机测量与控制》 CSCD 2008年第5期624-626,共3页
随着存储器在芯片中变得越来越重要和半导体工艺到了深亚微米(deep-sub-micron,DSM)时代,对存储器的故障测试变得非常重要,存储器内建自测试(memory built—in self—test,MBIST)是一种有效测试嵌入式存储器的方法;给出了一种基于LFSR... 随着存储器在芯片中变得越来越重要和半导体工艺到了深亚微米(deep-sub-micron,DSM)时代,对存储器的故障测试变得非常重要,存储器内建自测试(memory built—in self—test,MBIST)是一种有效测试嵌入式存储器的方法;给出了一种基于LFSR的存储器内建自测试电路设计,采用LFSR设计的地址生成器的面积开销相当小,从而大大降低了整个测试电路的硬件开销;16×32b SRAM内建自测试电路设计实验验证了此方法的可行性,与传统的方法相比,它具有面积开销小、工作速度快和故障覆盖率高等优点。 展开更多
关键词 嵌入式存储器 SRAM 线性反馈移位寄存器(LFSR) 内建自测试
在线阅读 下载PDF
一种基于存储器内建自测试的新型动态March算法设计 被引量：4
17
作者 蔡志匡 余昊杰 +2 位作者 杨航 王子轩 郭宇锋 《电子与信息学报》 EI CSCD 北大核心 2023年第9期3420-3429,共10页
存储器作为片上系统(SoC)中最大和最重要的模块之一,它的稳定性和可靠性关乎着整个芯片能否正常工作。为了提高存储器的测试效率,该文提出一种新型动态March算法——Dynamic-RAWC。相比经典的March RAW算法,Dynamic-RAWC算法有着更良好... 存储器作为片上系统(SoC)中最大和最重要的模块之一,它的稳定性和可靠性关乎着整个芯片能否正常工作。为了提高存储器的测试效率,该文提出一种新型动态March算法——Dynamic-RAWC。相比经典的March RAW算法,Dynamic-RAWC算法有着更良好的故障检测效果:动态故障覆盖率提高了31.3%。这个可观的效果得益于所提算法以经典的March RAW算法为基础进行优化,融入了Hammer,March C+算法的测试元素和一些新的测试元素。不同于普通March型算法的固定元素,所提算法支持用户自定义算法的执行顺序以适应不同的故障检测需求,能够动态地控制算法元素,在时间复杂度和故障覆盖率之间进行调整从而达到良好的平衡。 展开更多
关键词 存储器内建自测试 MARCH算法 动态故障 故障覆盖率
在线阅读 下载PDF
一种有效的ADC内建自测试方案 被引量：7
18
作者 吴光林 胡晨 李锐 《电子器件》 CAS 2003年第2期190-193,共4页
内建自测试是降低ADC电路测试成本的有效方法。通过最小二乘法和斜坡柱状图,我们得出了测试ADC电路的增益误差、失调误差、微分非线性和积分非线性的算法。根据这些测试算法,介绍了一种易于片上集成的内建自测试结构。实验结果表明,该... 内建自测试是降低ADC电路测试成本的有效方法。通过最小二乘法和斜坡柱状图,我们得出了测试ADC电路的增益误差、失调误差、微分非线性和积分非线性的算法。根据这些测试算法,介绍了一种易于片上集成的内建自测试结构。实验结果表明,该内建自测试方案具有较高的测试精度。 展开更多
关键词 A/D 测试算法 内建自测试
在线阅读 下载PDF
全数字的模数转换器内建自测试方案 被引量：3
19
作者 饶进 吴光林 +1 位作者 凌明 胡晨 《应用科学学报》 CAS CSCD 2004年第3期356-359,共4页
提出了一种针对片上模数转换器进行内建自测试的方法.利用斜坡信号作为测试激励,测试电路可以通过对转换器的低位进行测试来获取增益误差、失调误差以及微分非线性和积分非线性误差.该方法测试结构简单,并具有较高的测试速度.
关键词 模数转换器 内建自测试 测试算法 模拟集成电路 信号分析器
在线阅读 下载PDF
一种新颖的乘法器核内建自测试设计方法 被引量：3
20
作者 雷绍充 邵志标 梁峰 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2006年第5期819-823,共5页
提出一种新颖的乘法器核内建自测试(BIST)方法,结合C可测性与伪随机测试的优点,所设计的测试电路的附加面积比传统的伪随机电路要低56%.该方法采用独特的赋值方法,生成精简的、故障覆盖率高于99%的测试图形,并用开发的软件对测试图形排... 提出一种新颖的乘法器核内建自测试(BIST)方法,结合C可测性与伪随机测试的优点,所设计的测试电路的附加面积比传统的伪随机电路要低56%.该方法采用独特的赋值方法,生成精简的、故障覆盖率高于99%的测试图形,并用开发的软件对测试图形排序和压缩,平均跳变密度和宽度得以大大减少.基于上述研究成果,可容易实现低成本BIST电路.基于Synopsys相关工具软件的模拟和分析结果表明,提出的BIST电路在面积、功耗和速度等方面均优于现有的BIST设计. 展开更多
关键词 低成本 C可测性 内建自测试 乘法器
在线阅读 下载PDF
已选择0条
导出题录 引用分析
参考文献
引证文献
 统计分析
检索结果
已选文献
上一页 1 2 … 19 下一页 到第 页
使用帮助 返回顶部