基于新型双模分频器的低功耗多模分频器 被引量：3

1

作者 于云丰 马成炎 叶甜春 《微电子学》 CAS CSCD 北大核心 2010年第2期230-234,共5页

提出了一种基于新型源耦合逻辑或门的双模分频器和一种基于双D触发器的双模分频器。与传统的基于与门逻辑的双模分频器相比,基于新型源耦合逻辑的双模分频器减少了一级堆叠管,增加了采样开关管的过驱动电压,提高了工作速度。基于双D触... 提出了一种基于新型源耦合逻辑或门的双模分频器和一种基于双D触发器的双模分频器。与传统的基于与门逻辑的双模分频器相比,基于新型源耦合逻辑的双模分频器减少了一级堆叠管,增加了采样开关管的过驱动电压,提高了工作速度。基于双D触发器的双模分频器比传统的基于4个D触发器的双模分频器节省近一半的晶体管,减小了芯片面积,降低了多模分频器的功耗。基于上述两种新型双模分频器架构,并引入分频比扩展技术,在0.18μm CMOS工艺下,实现了一种宽工作范围高速低功耗的多模分频器,分频范围为4～8192,工作频率范围0.8～2.7GHz,消耗电流1.25 mA。 展开更多

关键词 源耦合逻辑(SCL) TSPC 双模分频器 多模分频器 频率合成器

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基于E-TSPC技术的10 GHz低功耗多模分频器的设计 被引量：3

2

作者 胡帅帅 周玉梅 张锋 《半导体技术》 CAS CSCD 北大核心 2016年第2期96-101,共6页

基于扩展的真单相时钟（E-TSPC）技术,设计了一款用于10 GHz扩频时钟发生器（SSCG）的分频比范围为32~63的多模分频器（MMD）。在设计中,基于D触发器的2/3分频器采用了动态E-TSPC技术,这不仅降低了功耗和芯片面积,而且改善了最高工作频... 基于扩展的真单相时钟（E-TSPC）技术,设计了一款用于10 GHz扩频时钟发生器（SSCG）的分频比范围为32~63的多模分频器（MMD）。在设计中,基于D触发器的2/3分频器采用了动态E-TSPC技术,这不仅降低了功耗和芯片面积,而且改善了最高工作频率。MMD由5级2/3分频器级联而成,由5 bit数字码控制。详细介绍和讨论了2/3分频器和MMD的工作原理和优势。MMD是SSCG的一部分,采用55 nm CMOS工艺进行了流片,芯片面积为35μm×10μm,电源电压为1.2 V,最高工作频率为10 GHz,此时功耗为1.56 m W。 展开更多

关键词 扩展的真单相时钟(E-TSPC) 多模分频器(mmd) 扩频时钟发生器(SSCG) 低功耗 动态逻辑

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高速低功耗多模分频器的设计 被引量：4

3

作者 曾秋玲 蔡竟业 +1 位作者 文光俊 王永平 《微电子学》 CAS CSCD 北大核心 2009年第3期371-375,共5页

基于相位转换技术的多模分频器由于其在工作频率和功耗中能更好地折中而得到广泛的应用。为了进一步降低功耗,利用两级反相器对其相位信号进行整形,使工作频率最高的前两级÷2分频器能降低输出幅度的要求,从而大大降低功耗。这两级... 基于相位转换技术的多模分频器由于其在工作频率和功耗中能更好地折中而得到广泛的应用。为了进一步降低功耗,利用两级反相器对其相位信号进行整形,使工作频率最高的前两级÷2分频器能降低输出幅度的要求,从而大大降低功耗。这两级反相器还可以调整相位信号占空比为25%,甚至更小,从而增大相位控制信号的延时余量,实现无毛刺的加计数相位转换。基于相位转换4模分频器的基本原理,设计了一个2.55GHz的多模分频器。仿真结果表明,采用0.35μm BiCMOS工艺,在3.3V电源电压下,分频值为128～255,最大功耗不到14mW。 展开更多

关键词 分频器 多模分频器 相位转换

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频率综合器中低功耗高速多模分频器设计的“时间借用”方法 被引量：1

4

作者 袁泉 杨海钢 +1 位作者 董方源 钟伦贵 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2008年第4期794-799,共6页

提出一种基于"时间借用"方法的相位切换型多模高速分频器,新型的相位切换控制策略有效地减少相位切换控制环路的延时,使得多模分频器在较低的电源电压下仍能在较高的输入频率下工作,同时获得最大可分频模数.本文设计的多模分... 提出一种基于"时间借用"方法的相位切换型多模高速分频器,新型的相位切换控制策略有效地减少相位切换控制环路的延时,使得多模分频器在较低的电源电压下仍能在较高的输入频率下工作,同时获得最大可分频模数.本文设计的多模分频器采用0.35μm标准CMOS工艺流片.测试结果表明,该多模分频器能够在2.5V电源电压下对2.4GHz输入信号进行48到64分频,所消耗的最大功耗仅为4.85mW,与近来报道的CMOS多模分频器相比,进一步降低了功耗速度比. 展开更多

关键词 多模分频器 相位切换 低功耗 时间借用

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应用于频率综合器的多模分频器设计 被引量：1

5

作者 詹海挺 孙玲玲 高海军 《杭州电子科技大学学报（自然科学版）》 2011年第6期1-4,共4页

该文给出了应用于频率合成器的多模分频器实现,电路采用了中芯国际65nm工艺,工作电压为1.2V。整个分频电路是基于源耦合结构实现的2/3双模分频器,可实现的分频模数范围为128-1 023。仿真结果表明,在输入差分正弦电压峰峰值大于400mV的... 该文给出了应用于频率合成器的多模分频器实现,电路采用了中芯国际65nm工艺,工作电压为1.2V。整个分频电路是基于源耦合结构实现的2/3双模分频器,可实现的分频模数范围为128-1 023。仿真结果表明,在输入差分正弦电压峰峰值大于400mV的情况下能对600MHz-4GHz频率范围内的信号实现分频。 展开更多

关键词 频率合成器 多模分频器 源耦合结构 双模分频器

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应用于K波段分数分频频率综合器的多模分频器设计与优化 被引量：2

6

作者 王征晨 武照博 +1 位作者 齐全文 王兴华 《北京理工大学学报》 EI CAS CSCD 北大核心 2019年第11期1187-1191,共5页

基于TSMC 90 nm CMOS工艺设计一款多模分频器,可以实现的分频比的范围为32~39.详细介绍了多模分频器的各部分模块,包括双模预定标器、S计数器和P计数器,分析并且讨论了P计数器加入与不加入重新定时电路的时序图.本文设计的分频器应用于... 基于TSMC 90 nm CMOS工艺设计一款多模分频器,可以实现的分频比的范围为32~39.详细介绍了多模分频器的各部分模块,包括双模预定标器、S计数器和P计数器,分析并且讨论了P计数器加入与不加入重新定时电路的时序图.本文设计的分频器应用于K波段高速分数分频频率综合器.测试结果表明应用改进后的多模分频器,频率综合器的带内噪声可以优化15 dB,频偏10 kHz和频偏1 kHz的相位噪声可达到81.30 dBc/Hz和72.44 dBc/Hz. 展开更多

关键词 多模分频器 分数分频频率综合器 重新定时电路技术

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基于2μm GaAs HBT工艺的宽频带多模分频器 被引量：2

7

作者 马平洋 饶留铭 高海军 《半导体技术》 CAS 北大核心 2021年第10期754-758,共5页

基于2μm GaAs异质结双极晶体管(HBT)工艺设计了一种应用于宽频带锁相环电路的多模分频器。采用嵌入逻辑单元并加入射极跟随器的发射极耦合逻辑(ECL)结构设计2/3分频单元,电路共采用八级2/3分频单元级联,分频比为256~511。提出了一种分... 基于2μm GaAs异质结双极晶体管(HBT)工艺设计了一种应用于宽频带锁相环电路的多模分频器。采用嵌入逻辑单元并加入射极跟随器的发射极耦合逻辑(ECL)结构设计2/3分频单元,电路共采用八级2/3分频单元级联,分频比为256~511。提出了一种分频单元结构,相比传统分频单元减少了电路中触发器和逻辑门的数量,从而减小电路的版图面积并降低了功耗。根据ECL结构优化技术合理设计电路从而提高带宽,同时得到匹配良好的输入输出共模电平。流片测试结果表明,输入频率达到10 MHz~6.5 GHz;在输入频率为5 GHz、输入信号摆幅为20 mV时,总功耗为710 mW。芯片面积为2 300μm×3 000μm。 展开更多

关键词 多模分频器 发射极耦合逻辑(ECL) 宽带 分频比 功耗

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一种应用于GSM接收机频率合成器的多模分频器

8

作者 杨仿 苏彦锋 +1 位作者 李宁 任俊彦 《微电子学》 CAS CSCD 北大核心 2006年第3期366-369,共4页

介绍了一个多模分频器的设计。为了提高工作速度,采用吞脉冲(pulse-swallow)结构,并且两个计数器均采用改进的检测与置数逻辑;但经过分析,发现在吞脉冲结构下,采用该改进逻辑会存在时序问题。文章提出一种解决方法。经SpectreRF模拟,在S... 介绍了一个多模分频器的设计。为了提高工作速度,采用吞脉冲(pulse-swallow)结构,并且两个计数器均采用改进的检测与置数逻辑;但经过分析,发现在吞脉冲结构下,采用该改进逻辑会存在时序问题。文章提出一种解决方法。经SpectreRF模拟,在SMIC 0.18μm CMOS工艺条件下,最高工作频率可达3.7 GHz,消耗电流1.4 mA,芯片版图面积150μm×130μm。 展开更多

关键词 多模分频器 吞脉冲结构 检测与置数逻辑

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一种多模可编程前置分频器的设计

9

作者 戴学强 吴建辉 《电子器件》 CAS 2008年第2期653-656,共4页

针对目前大多数射频可调谐芯片中前置分频器多为双模结构,设计了一种基于2/3分频单元的可编程多模(64～127)前置分频器。采用0.35μm SiGe BiCMOS工艺,在工作电源电压Vdd=5V,输入频率为2.2GHz的情况下,可实现分频比为64～127之间的可编... 针对目前大多数射频可调谐芯片中前置分频器多为双模结构,设计了一种基于2/3分频单元的可编程多模(64～127)前置分频器。采用0.35μm SiGe BiCMOS工艺,在工作电源电压Vdd=5V,输入频率为2.2GHz的情况下,可实现分频比为64～127之间的可编程多值分频,功耗为37.18mW。 展开更多

关键词 2/3分频功能单元 ECL结构 多模可编程前置分频器

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一种可编程高速宽带分频器 被引量：2

10

作者 李杰 徐骅 +4 位作者 吴炎辉 张孝勇 张真荣 刘永光 唐睿 《微电子学》 CAS 北大核心 2021年第3期357-362,共6页

基于0.18μm SiGe BiCMOS工艺,设计实现了一种可编程高速宽带分频器电路,分析了分频器实现高频宽带的方法。提出了一种模值可切换的/4/5、/8/9前置分频器结构和CML差分结构的M/A计数器,实现了宽工作频带。实测验证结果表明,该分频器工... 基于0.18μm SiGe BiCMOS工艺,设计实现了一种可编程高速宽带分频器电路,分析了分频器实现高频宽带的方法。提出了一种模值可切换的/4/5、/8/9前置分频器结构和CML差分结构的M/A计数器,实现了宽工作频带。实测验证结果表明,该分频器工作频率可覆盖1~10 GHz,整个频带射频输入灵敏度均低于-10dBm。 展开更多

关键词 分频器 前置分频器 电流模逻辑电路 计数器

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基于40 nm CMOS工艺的毫米波注入锁定分频器 被引量：1

11

作者 张健 刘昱 +2 位作者 王硕 李志强 陈延湖 《微电子学》 CAS CSCD 北大核心 2015年第6期755-759,共5页

设计了一款应用于60GHz频率综合器的二分频注入锁定分频器。通过优化射频注入和直流偏置网络,降低了注入信号损耗,提高了注入效率;通过优化注入管和交叉管尺寸、减小寄生电容、降低振荡摆幅,提高了注入效率,降低了功耗;电磁仿真毫米波... 设计了一款应用于60GHz频率综合器的二分频注入锁定分频器。通过优化射频注入和直流偏置网络,降低了注入信号损耗,提高了注入效率;通过优化注入管和交叉管尺寸、减小寄生电容、降低振荡摆幅,提高了注入效率,降低了功耗;电磁仿真毫米波段电感,建立集总等效电路模型,实现了高感值、低串联电阻的差分电感的设计,提高了锁定范围。电路设计采用SMIC 40nm1P6M RF CMOS工艺,芯片核心面积为0.016mm2。仿真结果表明,在0.8V电源电压下,电路功耗为5.5mW,工作频率范围为55.2~61.2GHz,注入锁定范围为6.0GHz,满足低功耗和宽锁定范围的要求,适用于毫米波段锁相环频率综合器。 展开更多

关键词 分频器 注入锁定 锁定范围 毫米波 电感建模

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应用于倍频电路的预置可逆分频器设计

12

作者 张振宇 赵秋玲 刘超 《微计算机信息》 2011年第5期108-109,共2页

首先分析了应用于倍频电路的预置可逆分频器的工作原理,推导了触发器的驱动函数。并建立了基于simulink和FP-GA的分频器模型,实验结果表明分频器可以实现预置模和可逆分频功能,满足倍频电路需要。

关键词 倍频电路 变模可逆分频器 驱动函数

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0.18 μm CMOS高集成度可编程分频器的设计 被引量：3

13

作者 郑立博 张长春 +2 位作者 郭宇锋 方玉明 刘蕾蕾 《南京邮电大学学报（自然科学版）》 北大核心 2014年第3期75-79,共5页

采用标准0.18μm CMOS工艺,提出了一种高集成度可编程分频器。该电路所采用技术的新颖之处在于:基于基本分频单元的特殊结构,对除2/除3单元级联式可编程分频器的关键模块进行改进,将普通的CML型锁存器集成为包含与门的锁存器,从而大大... 采用标准0.18μm CMOS工艺,提出了一种高集成度可编程分频器。该电路所采用技术的新颖之处在于:基于基本分频单元的特殊结构,对除2/除3单元级联式可编程分频器的关键模块进行改进,将普通的CML型锁存器集成为包含与门的锁存器,从而大大提高了电路的集成度,有效地降低了电路功耗,提升了整体电路速度,并使版图更紧凑。仿真结果表明,在1.8 V电压、输入频率Fin=1 GHz的情况下,可实现任意整数且步长为1的分频比,相位噪声为-173.1 dBc/Hz@1 MHz,电路功耗仅为9 mW。 展开更多

关键词 可编程分频器 除2 除3分频单元 电流模逻辑 相位噪声

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MMD破碎机细料破碎过程中浮料的数学建模及对策分析

14

作者 李荣 《装备制造技术》 2014年第10期50-51,共2页

通过适当简化并建立破碎物料与齿辊之间的数学模型并对其进行分析,探索通过建立的数学模型了解MMD破碎机浮料问题发生的机理。建立了物料粒度与齿辊及齿辊中心距的数学方程,并对方程进行分析获得了以下结论:对过大的矿石需要经过预破碎... 通过适当简化并建立破碎物料与齿辊之间的数学模型并对其进行分析,探索通过建立的数学模型了解MMD破碎机浮料问题发生的机理。建立了物料粒度与齿辊及齿辊中心距的数学方程,并对方程进行分析获得了以下结论:对过大的矿石需要经过预破碎,满足破碎机物料粒度要求;可以增加两个齿辊之间的距离来减少浮料的发生;两个齿辊的距离对于破碎粒度以及浮料的发生有着直接影响。 展开更多

关键词 浮料 破碎 数学建模 mmd破碎机

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Sigma-Delta小数分频频率综合器系统建模和仿真 被引量：2

15

作者 刘宝宝 李国刚 +1 位作者 杨骁 凌朝东 《微电子学与计算机》 CSCD 北大核心 2012年第4期80-83,共4页

行为级仿真平台的建立,可以对小数频率综合器的设计提供快速全面的时域仿真.重点分析了2/3多模可编程分频器和MASH结构调制器电路,并给出了一种计算环路滤波器参数的新型工程方法.建立了的Simulink仿真模型,可用于检验电路结构的正确性.

关键词 Σ-Δ 频率综合器 2/3多模可编程分频器 MASH 环路滤波器 Simulink

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6GHz新型高速低功耗分频器 被引量：1

16

作者 左红建 郭阳 马卓 《微电子学与计算机》 CSCD 北大核心 2011年第11期1-4,9,共5页

高速数字分频器在基于锁相环的时钟产生电路中具有广泛的应用.在典型D触发器的基础上,文中提出了一种可响应6GHz输入时钟的改进型二分频结构,并实现了2～256连续分频的新型吞脉冲多模分频器.新型分频器结构简单并且不需要双模预分频单元... 高速数字分频器在基于锁相环的时钟产生电路中具有广泛的应用.在典型D触发器的基础上,文中提出了一种可响应6GHz输入时钟的改进型二分频结构,并实现了2～256连续分频的新型吞脉冲多模分频器.新型分频器结构简单并且不需要双模预分频单元,功耗和面积开销大幅度的降低.基于65nm CMOS工艺设计实现了该高速分频器,版图后仿真结果表明,分频器功能正确,且工作于6GHz时功耗不大于1.3mW. 展开更多

关键词 多模分频器 低功耗 高速数字电路 65nmCMOS工艺

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基于90nm CMOS工艺的37GHz分频器

17

作者 安鹏 陈志铭 桂小琰 《微电子学》 CAS CSCD 北大核心 2015年第4期441-443,448,共4页

对高速分频器的注入锁定特性进行了研究,并实现了一个基于电流模逻辑的分频器。该分频器采用了电感峰值技术,分频范围可达25~37.3GHz,电源电压为1.2V,功耗为24mW。芯片采用TSMC 90nm CMOS工艺设计制造,并给出了测试结果。

关键词 电流模逻辑 分频器 电感峰值技术 注入锁定

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一种0.18μm CMOS可编程分频器的设计

18

作者 郑立博 张长春 +2 位作者 郭宇锋 方玉明 刘蕾蕾 《微电子学》 CAS CSCD 北大核心 2014年第6期813-817,共5页

采用标准0.18μm CMOS工艺,设计了一种可编程分频器。基于基本分频单元的特殊结构,对除2/除3单元级联式可编程分频器的关键模块进行改进,将普通的CML型锁存器集成为包含与门的锁存器,提高了电路的集成度,有效地降低了电路功耗,提升了整... 采用标准0.18μm CMOS工艺,设计了一种可编程分频器。基于基本分频单元的特殊结构,对除2/除3单元级联式可编程分频器的关键模块进行改进,将普通的CML型锁存器集成为包含与门的锁存器,提高了电路的集成度,有效地降低了电路功耗,提升了整体电路速度,并使版图更为紧凑。后仿真结果表明,在1.8V电源电压,输入频率fin=1GHz的情况下,可实现任意数且步长为1的分频比,相位噪声为-173.1dBc/Hz@1 MHz,电路功耗仅为9mW。 展开更多

关键词 可编程分频器 除2/除3分频单元 电流模逻辑 相位噪声

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带峰化电感的宽带可调CML-DFF分频器

19

作者 高鹏 桂小琰 《微电子学》 CAS CSCD 北大核心 2016年第4期515-518,共4页

在宽带分频器中,采用电流模逻辑-D触发器（CML-DFF）结构,加入了并联峰化电感和频率调节电路。分析了CML-DFF分频器的基本工作原理,引入了一种新颖的分析模型。以此模型为基础,设计了一种带峰化电感的宽带可调CML-DEF分频器,提高了电路... 在宽带分频器中,采用电流模逻辑-D触发器（CML-DFF）结构,加入了并联峰化电感和频率调节电路。分析了CML-DFF分频器的基本工作原理,引入了一种新颖的分析模型。以此模型为基础,设计了一种带峰化电感的宽带可调CML-DEF分频器,提高了电路的设计效率,优化了电路性能。采用TSMC 90nm射频CMOS工艺仿真,结果显示,在0dBm输入信号下,分频器电路的可调节频率锁定范围为3-46.5GHz,芯片面积小于0.22mm^2,功耗仅为6.7mW。 展开更多

关键词 分频器 并联峰化 电流模逻辑-D触发器 电路建模

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可扩展分频比范围的射频可编程分频器设计 被引量：4

20

作者 杨扬 陈文宣 +1 位作者 魏鲁 唐俊 《固体电子学研究与进展》 CAS CSCD 北大核心 2016年第5期393-397,418,共6页

介绍了一种可扩展分频比范围的射频可编程分频器,该电路包括输入放大器、前置2分频电路、4级除2/除3分频单元和15位可编程计数器。该分频器应用于频率合成器中,采用0.35μm BiCMOS工艺实现,电源电压3.3V,电源电流80mA。射频输入12GHz时... 介绍了一种可扩展分频比范围的射频可编程分频器,该电路包括输入放大器、前置2分频电路、4级除2/除3分频单元和15位可编程计数器。该分频器应用于频率合成器中,采用0.35μm BiCMOS工艺实现,电源电压3.3V,电源电流80mA。射频输入12GHz时灵敏度-10~10dBm。分频比从16到219-1可调。 展开更多

关键词 电流模逻辑 可编程分频器 频率合成器 锁相环 集成电路

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