快速全数字逐次逼近寄存器延时锁定环的设计 被引量：1

1

作者 徐太龙 薛峰 +1 位作者 蔡志匡 郑长勇 《计算机工程》 CAS CSCD 2014年第4期262-268,共7页

全数字延时锁定环在现代超大规模系统芯片集成中具有重要的作用,用于解决时钟偏差和时钟生成问题。传统的全数字逐次逼近寄存器延时锁定环存在谐波锁定、死锁和锁定时间比理论时间长的问题。为此,通过改进逐次逼近寄存器的电路结构,采... 全数字延时锁定环在现代超大规模系统芯片集成中具有重要的作用,用于解决时钟偏差和时钟生成问题。传统的全数字逐次逼近寄存器延时锁定环存在谐波锁定、死锁和锁定时间比理论时间长的问题。为此,通过改进逐次逼近寄存器的电路结构,采用可复位数控延时线,设计一种改进型宽范围全数字逐次逼近延时锁定环,以解决谐波锁定和死锁问题。基于中芯国际0.18μm CMOS数字工艺,实现一个6位全数字逐次逼近寄存器延时锁定环。仿真结果表明,最长锁定时间为6个输入时钟周期,验证了所提方法的正确性。 展开更多

关键词 延时锁定环 谐波锁定 时钟偏差 死锁 锁定时间 逐次逼近寄存器

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一种用于产生多相时钟的延时锁定环 被引量：3

2

作者 马昭鑫 黄鲁 方毅 《微电子学》 CAS CSCD 北大核心 2014年第2期153-156,162,共5页

分析并实现了一种用于产生多相时钟的延时锁定环电路。利用重复延时线和周期检测器,避免了复位信号和错误锁定的问题;采用信号路径对称的鉴相器,减小了抖动;使用电流舵技术,提高了电荷泵的开关速度。基于SMIC 0.18μm CMOS工艺,实现了... 分析并实现了一种用于产生多相时钟的延时锁定环电路。利用重复延时线和周期检测器,避免了复位信号和错误锁定的问题;采用信号路径对称的鉴相器,减小了抖动;使用电流舵技术,提高了电荷泵的开关速度。基于SMIC 0.18μm CMOS工艺,实现了一种产生32相时钟的延时锁定环,芯片核心尺寸为0.7mm×0.55mm,参考时钟频率范围为20~150MHz。仿真结果显示,在输入参考时钟频率为60MHz时,最长锁定时间为1.9μs,抖动为1ps,1.8V电源电压下的功耗为31.5mW。 展开更多

关键词 延时锁定环 多相时钟 压控延时单元 电荷泵 抖动

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一种用于产生高频八相位时钟的延时锁定环 被引量：3

3

作者 鲜卓霖 段吉海 +1 位作者 朱智勇 赵洪飞 《桂林电子科技大学学报》 2017年第5期372-377,共6页

针对传统延时锁定环工作频率低、锁定范围窄的问题,设计了一种可产生高频宽范围八相位时钟的延时锁定环。设计一种仅由8个MOS管构成的高频鉴相器,这种高频鉴相器无传统鉴相器的复位端,可减小死区并降低抖动;采用差分串联电压开关逻辑作... 针对传统延时锁定环工作频率低、锁定范围窄的问题,设计了一种可产生高频宽范围八相位时钟的延时锁定环。设计一种仅由8个MOS管构成的高频鉴相器,这种高频鉴相器无传统鉴相器的复位端,可减小死区并降低抖动;采用差分串联电压开关逻辑作为压控延时单元,以满足宽范围延时的要求,并通过电阻矫正的方法解决其上升、下降沿延时不匹配的问题;采用旁路控制单元对压控延时线进行二次调节,增大延时范围的同时解决了失锁和谐波锁定的问题。基于SMIC0.18μm CMOS工艺和1.8V电源电压进行仿真,实现了一种用于产生高频八相位时钟的延时锁定环,芯片核心尺寸为0.03mm2,锁定工作频率为1.8~4.5GHz,在输入参考时钟为4.5GHz下,抖动为3.2ps,功耗为54mW。 展开更多

关键词 延时锁定环 多相时钟 鉴相器 压控延时单元

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一种新型混合信号时钟延时锁定环电路设计 被引量：3

4

作者 朱曼子 刘伯安 《微电子学与计算机》 CSCD 北大核心 2007年第3期154-157,共4页

给出了数字时钟管理器(DCM)中的一种新型时钟延时锁定环电路(Clock Delay Locked Loop)的设计,为高速同步数据采集系统提供可靠的时钟解决方案。该电路设计是基于延时锁定环(DLL)原理上,采用混合信号电路设计方案来实现。设计中的数字... 给出了数字时钟管理器(DCM)中的一种新型时钟延时锁定环电路(Clock Delay Locked Loop)的设计,为高速同步数据采集系统提供可靠的时钟解决方案。该电路设计是基于延时锁定环(DLL)原理上,采用混合信号电路设计方案来实现。设计中的数字电路控制模块,通过对改进后的电荷泵中的附加开关工作时间的精确控制来实现对输入时钟信号所需延时的精确控制,从而得到所需的延时。该电路不会累积相位误差,具有良好的噪声敏感度。电路采用0.18μm的CMOS工艺,工作电压1.5V,可管理的时钟信号最高频率为360MHz,延时范围为1T,延时精度为T/32。 展开更多

关键词 延时锁定环(DLL) 电荷泵 数字鉴相器 压控延时线(VCDL)

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延时锁定环在高动态下的跟踪相位误差分析 被引量：3

5

作者 徐杨 黄玉学 《无线电通信技术》 2004年第5期21-22,36,共3页

在扩频通信中,用于伪码跟踪的延时锁定环路在存在多谱勒频率变化的条件下跟踪精度受到影响,在此,分析了影响精度的因素,经过详细的推导得出了跟踪环路的相位误差均方根的表达式。

关键词 相位误差 延时锁定环 跟踪精度 扩频通信 高动态 伪码 环路 差分 表达式 频率变化

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全数字延时锁定环及其应用 被引量：4

6

作者 罗翔鲲 《电子工程师》 2004年第6期22-24,43,共4页

介绍了一种区别于锁相环 (PLL )和基于压控延迟线 (VCDL )的延时锁定环 (DLL )、全部由纯数字电路实现的 DL L电路。该电路用于消除时钟时延 ,全数字的结构使其无条件稳定 ,不会累积相位误差 ,而且具有良好的噪声敏感度、较低的功耗和... 介绍了一种区别于锁相环 (PLL )和基于压控延迟线 (VCDL )的延时锁定环 (DLL )、全部由纯数字电路实现的 DL L电路。该电路用于消除时钟时延 ,全数字的结构使其无条件稳定 ,不会累积相位误差 ,而且具有良好的噪声敏感度、较低的功耗和抖动性能。使其在时延补偿和时钟调整的应用中具有优势 ,并可全部嵌入单个芯片中。文中分析了全数字 DL L的工作原理及其结构 ,给出了其在现场可编程门阵列 (FPGA)中的应用。 展开更多

关键词 延时锁定环 时钟时延 现场可编程门阵列

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数字控制可编程延时单元设计技术研究 被引量：2

7

作者 张彦龙 储鹏 +1 位作者 文治平 于立新 《微电子学与计算机》 CSCD 北大核心 2007年第8期142-144,共3页

提出一种数字控制可编程延时单元(Digitally Controlled Programmed Delay Element,DCPDE)结构,对数字控制字可编程延时单元(DCPDE)进行了理论分析和设计方法研究。采用二进制编码控制的电流镜为延时单元提供充、放电电流,实现了信号的... 提出一种数字控制可编程延时单元(Digitally Controlled Programmed Delay Element,DCPDE)结构,对数字控制字可编程延时单元(DCPDE)进行了理论分析和设计方法研究。采用二进制编码控制的电流镜为延时单元提供充、放电电流,实现了信号的上升、下降沿等量延时,本单元可嵌入全数字控制的延时锁定环设计中,能够实现50%占空比420ps～920ps的双沿延时。 展开更多

关键词 CMOS电路 延时电路 延时锁定环 延时单元 双沿延时

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用于DVFS片上系统的全数字SARDLL设计 被引量：1

8

作者 徐太龙 薛峰 +4 位作者 高先和 蔡志匡 韩少宇 胡学友 陈军宁 《计算机工程》 CAS CSCD 北大核心 2015年第4期273-276,283,共5页

针对动态电压/频率调整系统芯片中时钟同步问题,设计一个具有宽工作频率范围和固定锁定周期的快速锁定全数字逐次逼近延时锁定环,采用改进的可复位数字控制延时线方法,在减小面积和提高最高工作频率的同时,有效地解决传统全数字逐次逼... 针对动态电压/频率调整系统芯片中时钟同步问题,设计一个具有宽工作频率范围和固定锁定周期的快速锁定全数字逐次逼近延时锁定环,采用改进的可复位数字控制延时线方法,在减小面积和提高最高工作频率的同时,有效地解决传统全数字逐次逼近延时锁定环的谐波锁定和零延时陷阱问题。整个延时锁定环采用TSMC-65 nm CM OS工艺标准单元库实现,仿真结果表明,在典型工艺角和25℃情况下,工作频率范围为250 M Hz^2 GHz,锁定时间为固定的18个输入时钟周期,当电源电压为1.2 V、输入时钟频率为2 GHz时,功耗为0.4 m W。 展开更多

关键词 动态电压/频率调整 延时锁定环 时钟偏差 片上系统 锁定时间 谐波锁定 零延时陷阱

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扩频信号的捕获与跟踪 被引量：8

9

作者 陈荣 周旭 张士强 《无线电工程》 2010年第5期33-35,共3页

针对直接序列扩频信号,介绍了其发射和接收部分基本组成,给出了系统接收部分的具体设计框图。重点讨论了对扩频信号的捕获与跟踪的方法,其中包括扩频码的捕获与跟踪以及载波的捕获与跟踪。对各模块的性能进行了分析,提出了在高速信号处... 针对直接序列扩频信号,介绍了其发射和接收部分基本组成,给出了系统接收部分的具体设计框图。重点讨论了对扩频信号的捕获与跟踪的方法,其中包括扩频码的捕获与跟踪以及载波的捕获与跟踪。对各模块的性能进行了分析,提出了在高速信号处理板(以FPGA和DSP为基础)中对扩频信号的捕获与跟踪的实现方案。经工程验证,能够实现伪码同步和载波同步,解调出所需信号。 展开更多

关键词 直接序列扩频 数字匹配滤波器 延时锁定环 载波跟踪

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用FPGA实现高频时钟的分频和多路输出 被引量：3

10

作者 赵传奇 苏明杰 吕英杰 《中州大学学报》 2003年第1期121-123,共3页

FPGA(现场可编程逻辑门阵列 )内部集成了四个全数字片内延时锁定环电路 (Delay -LockedLoop ,缩写为DLL) ,利用它能够实现对芯片输入时钟的零延时输出和时钟倍频 ,分频以及镜像操作等多种控制功能。本文就是用DLL的功能来实现对 6

关键词 FPGA 现场可编程逻辑门阵列 高频时钟 分频电路 多路输出 延时锁定环 频率综合 零延时

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用于3D-IC芯片间时钟同步电路的改进型SAR的设计

11

作者 徐太龙 王洪海 +2 位作者 高先和 史俊 胡学友 《韶关学院学报》 2015年第10期36-40,共5页

针对三维集成电路芯片间时钟同步电路的要求,设计一种用于全数字延时锁定环的改进型逐次逼近寄存器,以消除由于硅通孔延时波动引起的时钟偏差.采用TSMC 65 nm CMOS工艺标准单元实现改进型逐次逼近寄存器控制器,仿真结果表明其在250 MHz^... 针对三维集成电路芯片间时钟同步电路的要求,设计一种用于全数字延时锁定环的改进型逐次逼近寄存器,以消除由于硅通孔延时波动引起的时钟偏差.采用TSMC 65 nm CMOS工艺标准单元实现改进型逐次逼近寄存器控制器,仿真结果表明其在250 MHz^2 GHz的频率范围内能有效地消除硅通孔延时波动引起的时钟偏差. 展开更多

关键词 三维集成电路 时钟同步 硅通孔 逐次逼近寄存器 延时锁定环

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应用于激光雷达的高精度时间间隔测量方法 被引量：6

12

作者 严培辉 陈殿仁 +2 位作者 李兴广 陈磊 王远洋 《仪表技术与传感器》 CSCD 北大核心 2017年第11期104-107,共4页

针对当前脉冲激光测距雷达中时间间隔测量精度低的问题,文中提出了一种高精度时间间隔测量方法。该方法采用双环形振荡器作为时间内插器,利用其输出的可控频率时钟信号对时间间隔做内插和逼近,实现时间间隔的粗测量和精测量,然后结合改... 针对当前脉冲激光测距雷达中时间间隔测量精度低的问题,文中提出了一种高精度时间间隔测量方法。该方法采用双环形振荡器作为时间内插器,利用其输出的可控频率时钟信号对时间间隔做内插和逼近,实现时间间隔的粗测量和精测量,然后结合改进的时域互相关算法对测量结果做估计。实验结果表明,当环形振荡器的时钟为50 MHz时,时间测误差小于20 ps。 展开更多

关键词 激光雷达 时间间隔测量 时间内插器 延时锁定环 环形振荡器 时域互相关

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一种扩频PN码的混合同步系统 被引量：5

13

作者 雷鸣 查光明 《电子科技大学学报》 EI CAS CSCD 北大核心 1996年第S3期358-362,共5页

提出一种１０２４位码长，混合使用ＳＡＷ．ＭＦ与延时锁定环技术的扩频ＰＮ码同步方案，适用于长码、需快速同步的场合，文中对其工作原理作了介绍，并对其同步时间性能作了分析。

关键词 扩频 同步 延时锁定环

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应用于超宽带收发机的多相时钟生成器的设计 被引量：2

14

作者 刘小峰 刘铛 +1 位作者 李宇根 王志华 《微电子学与计算机》 CSCD 北大核心 2016年第11期87-90,94,共5页

设计了一款用于超宽带(UWB)收发机的多相位基带时钟生成器.该时钟生成器通过分析锁相环(PLL)和延时锁定环(DLL)结构的共性,提出了一种全匹配的压控振荡器/压控延时线(VCO/VCDL)双模可配置结构,使时钟生成器可以分别在PLL/DLL两种模式下... 设计了一款用于超宽带(UWB)收发机的多相位基带时钟生成器.该时钟生成器通过分析锁相环(PLL)和延时锁定环(DLL)结构的共性,提出了一种全匹配的压控振荡器/压控延时线(VCO/VCDL)双模可配置结构,使时钟生成器可以分别在PLL/DLL两种模式下工作,为UWB收发机提供2GHz 10相位的基带时钟信号.该电路基于TSMC 65nm CMOS工艺设计实现,有效面积为0.03mm2.根据测试结果,PLL模式工作时输出相位噪声为-85.04dBc/Hz@1 MHz,参考杂散功率为-46.89dBc.供电电压为1V时,电路总功耗约为2.1mW. 展开更多

关键词 超宽带收发机 多相时钟生成 锁相环 延时锁定环 双模可配置

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同步动态随机存储器的发展研究

15

作者 李姗 熊韦华 《江西教育学院学报》 2004年第3期40-42,共3页

　以SDRAM为基础采用DLL技术,并对时钟信号进行两次抓取资料,形成DDR技术。在时钟频率达到400MHZ以后,对内存内部技术和外部结构进行了一系列的改进发展,形成DDRⅡ,使内存与CUP的发展相适应。

关键词 同步动态随机存储器 内存技术 DLL 延时锁定环 时钟信号 DDR 双倍数据流 时钟频率

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基于DLL的1.25G超宽带通信系统时钟生成电路 被引量：1

16

作者 陈忱 刘伯安 《固体电子学研究与进展》 CAS CSCD 北大核心 2007年第2期253-257,279,共6页

设计并实现了一个基于延时锁定环(DLL)、用于超宽带(UWB)无线通信系统的1.25GHz时钟生成电路。该时钟生成电路由两个DLL和一个自调谐LC滤波电路组成,输入125MHz的参考时钟,输出1.25GHz的差分时钟和间隔100ps的16相时钟。通过优化电荷泵... 设计并实现了一个基于延时锁定环(DLL)、用于超宽带(UWB)无线通信系统的1.25GHz时钟生成电路。该时钟生成电路由两个DLL和一个自调谐LC滤波电路组成,输入125MHz的参考时钟,输出1.25GHz的差分时钟和间隔100ps的16相时钟。通过优化电荷泵电路有效地减小了静态相位误差,新式自调谐LC滤波电路的应用消除了工艺偏差对谐振的影响。在1.8V电源电压,SMIC0.18μmCMOS工艺下,该时钟生成电路在各种工作条件下均表现出良好的性能,在标准情况下静态相位误差仅为9ps,最大时钟抖动为10ps。当电感存在30%的工艺偏差时,滤波电路的谐振频率能够自动维持在1.25GHz上。 展开更多

关键词 电荷泵 延时锁定环 自调谐滤波 时钟生成电路

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国防科技工业知识产权

17

《军民两用技术与产品》 2013年第3期46-47,共2页

简介：本发明涉及用于延时锁定环的可配置鉴相器，包括配置SRAM、整体复位模块、超前滞后信号产生模块和细调范围鉴别信号产生模块。该鉴相器通过改变内嵌配置SRAM中的数据，针对不同的应用要求设置不同的鉴相精度，实现了细调、粗调的... 简介：本发明涉及用于延时锁定环的可配置鉴相器，包括配置SRAM、整体复位模块、超前滞后信号产生模块和细调范围鉴别信号产生模块。该鉴相器通过改变内嵌配置SRAM中的数据，针对不同的应用要求设置不同的鉴相精度，实现了细调、粗调的可控制性。 展开更多

关键词 国防科技工业 知识产权 SRAM 信号产生 延时锁定环 鉴相器 可配置 整体复位

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