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一种带有自适应鉴相型电压电流转换模块的40 Gbit/s PAM4时钟数据恢复电路设计
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作者 王看民 徐卫林 +4 位作者 韦雪明 韦保林 李海鸥 谢镭僮 刘程斌 《电子器件》 2024年第6期1485-1492,共8页
为了降低传统Bang-Bang型四脉冲幅度调制(PAM4)时钟数据恢复电路(CDR)在锁定后由于非线性引入的抖动,提出了一种自适应鉴相型电压电流转换模块,在基于锁相环的四分之一速率架构下,通过对数据边沿采样模块并行输出的9组鉴相信息进行求和... 为了降低传统Bang-Bang型四脉冲幅度调制(PAM4)时钟数据恢复电路(CDR)在锁定后由于非线性引入的抖动,提出了一种自适应鉴相型电压电流转换模块,在基于锁相环的四分之一速率架构下,通过对数据边沿采样模块并行输出的9组鉴相信息进行求和,动态输出多级电流,在未锁定阶段加大电流,加快锁定速度;在锁定阶段减小电流,降低抖动。40 nm CMOS工艺下的设计仿真结果表明,提出的PAM4 CDR在串行数据速率40 Gbit/s下工作时恢复时钟峰峰抖动为1.1 ps,与传统1/4速率架构PAM4 CDR相比具有锁定快抖动小的优点。 展开更多
关键词 四脉冲幅度调制 时钟数据恢复 四分之一速率 锁相环 自适应
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一种工业光纤通信的时钟数据恢复方法
2
作者 王明玥 贺永鹏 +2 位作者 于志强 张中磊 于洪泽 《电气传动》 2024年第11期87-90,96,共5页
工业光纤通信由于晶振误差、码间干扰、基线漂移等原因,接收端会存在数据恢复错误率高的问题。长距离工业光纤通信中,接收端串行数据的电平前后抖动量会增大。针对该问题,提出了一种工业光纤通信的时钟数据恢复方法。方法采用6倍时钟进... 工业光纤通信由于晶振误差、码间干扰、基线漂移等原因,接收端会存在数据恢复错误率高的问题。长距离工业光纤通信中,接收端串行数据的电平前后抖动量会增大。针对该问题,提出了一种工业光纤通信的时钟数据恢复方法。方法采用6倍时钟进行过采样,判断串行数据跳变沿并归集到同一时钟下,并动态选择采样时钟。根据电平抖动容差,确认不同情况下所采样数据的有效性。经数据处理,将多路时钟采样的数据恢复为本地时钟下的串行数据,并最终将串行数据转换为并行数据。仿真和测试验证了所提方法的有效性。 展开更多
关键词 时钟数据恢复 工业光纤通信 现场可编程门阵列(FPGA)
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基于DVI的时钟数据恢复电路设计 被引量:2
3
作者 肖剑 陈贵灿 +1 位作者 张福甲 王永顺 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2008年第7期1417-1421,共5页
设计了一种实现DVI(digital visual interface)数字视频信号接收器的新型时钟数据恢复电路.通过在过采样电路和数字锁相环之间增加弹性缓冲电路,在实现10bit数据恢复的同时,使采样时钟频率减小为数据频率的2.5倍,DPLL同时对10bit并行的... 设计了一种实现DVI(digital visual interface)数字视频信号接收器的新型时钟数据恢复电路.通过在过采样电路和数字锁相环之间增加弹性缓冲电路,在实现10bit数据恢复的同时,使采样时钟频率减小为数据频率的2.5倍,DPLL同时对10bit并行的数据进行相位检测判断,提高了判断的正确率,使数据传输的误码率得到改善.采用SMIC0.18μm CMOS工艺流片,测试结果表明,输入三路并行的1.65Gbps/ch UXGA格式像素数据和传输电缆长度2m条件下,输出系统时钟信号最大抖动峰-峰值为183ps,均方值为24ps,满足DVI规范要求. 展开更多
关键词 DVI 时钟数据恢复 过采样 DPLL
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高速CMOS时钟数据恢复电路的设计与仿真 被引量:4
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作者 邓军勇 蒋林 曾泽沧 《微电子学与计算机》 CSCD 北大核心 2014年第11期56-63,68,共9页
针对2.5Gb/s高速收发器采用SMIC 0.18μm CMOS工艺,设计了双环半速率时钟数据恢复电路,其中锁相环环路为时钟数据恢复电路提供16相1.25GHz、等相位间隔的参考时钟,CDR环路包括采用电流模式逻辑的前端1:2解复用电路、基于相位插值与选择... 针对2.5Gb/s高速收发器采用SMIC 0.18μm CMOS工艺,设计了双环半速率时钟数据恢复电路,其中锁相环环路为时钟数据恢复电路提供16相1.25GHz、等相位间隔的参考时钟,CDR环路包括采用电流模式逻辑的前端1:2解复用电路、基于相位插值与选择的时钟恢复电路、可以消除亚稳态的超前滞后采样型鉴相器电路,以及基于精度可预置的"折半与顺序查找"相位选择算法的数字滤波器电路.采用SpectreVerilog进行数模混合仿真,结果表明电路可以正确处理2.5Gb/s差分输入数据,完成时钟恢复与数据重定时. 展开更多
关键词 时钟数据恢复 双环半速率结构 相位插值 数字滤波器
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利用FPGA延时链实现鉴相器时钟数据恢复 被引量:3
5
作者 谢明璞 武杰 张杰 《核技术》 CAS CSCD 北大核心 2009年第6期477-480,共4页
为利用简单的线缆收发器,实现中等数据率的串行数据传输,提出了一种基于电荷泵式PLL的时钟数据恢复的方法。鉴相器由FPGA实现,用固定延时单元构成一条等间隔的延时链,将输入信号经过每级延时单元后的多个输出用本地的VCO时钟锁存,输入... 为利用简单的线缆收发器,实现中等数据率的串行数据传输,提出了一种基于电荷泵式PLL的时钟数据恢复的方法。鉴相器由FPGA实现,用固定延时单元构成一条等间隔的延时链,将输入信号经过每级延时单元后的多个输出用本地的VCO时钟锁存,输入信号的沿变在延时链上所处位置的不同反应了输入信号与VCO时钟的相差。根据相差通过对电荷泵的充放电,改变VCO的控制电压,调整VCO时钟的频率及相位,使其与输入信号锁定。环路滤波器采用无源阻容滤波器,其参数由延时链以及VCO的参数计算得到。经过实验测试,在进行64 Mbps的串行数据传输时,成功恢复出时钟数据,抖动为200 ps以下。 展开更多
关键词 时钟数据恢复 现场可编程门阵列 延时链 鉴相器 环路滤波器设计
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一种适用于NRZ数据的时钟数据恢复电路 被引量:2
6
作者 胡建赟 闵昊 《微电子学》 CAS CSCD 北大核心 2005年第6期643-646,共4页
提出了一种基于传统电荷泵锁相环结构的时钟数据恢复电路。采用一种适用于NRZ数据的新型鉴频鉴相器电路,以克服传统鉴频鉴相器在恢复NRZ信号时出现错误脉冲的问题,从而准确地恢复出NRZ数据。同时,对其他电路也采用优化的结构,以提高时... 提出了一种基于传统电荷泵锁相环结构的时钟数据恢复电路。采用一种适用于NRZ数据的新型鉴频鉴相器电路,以克服传统鉴频鉴相器在恢复NRZ信号时出现错误脉冲的问题,从而准确地恢复出NRZ数据。同时,对其他电路也采用优化的结构,以提高时钟数据恢复电路的性能。设计的电路可在1.1 V超低电压下工作,适合RF ID等需要低电压、低功耗的系统使用。 展开更多
关键词 时钟数据恢复 电荷泵锁相环 鉴频鉴相器
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一种E1时钟数据恢复电路的设计 被引量:5
7
作者 李鑫 黄海生 +1 位作者 张斌 惠楠 《西安邮电学院学报》 2012年第3期67-72,共6页
针对E1数据的时钟数据恢复问题,设计一种基于小数分频且有环路滤波功能的数控振荡器(DigitallyControlled Oscillator,DCO),给出一种新的全数字锁相环(All Digital Phase-Locked Loop,ADPLL)实现方案,将数字环路滤波器(Digital Loop Fil... 针对E1数据的时钟数据恢复问题,设计一种基于小数分频且有环路滤波功能的数控振荡器(DigitallyControlled Oscillator,DCO),给出一种新的全数字锁相环(All Digital Phase-Locked Loop,ADPLL)实现方案,将数字环路滤波器(Digital Loop Filter,DLF)和DCO集成到一个模块,从而实现一种E1时钟数据恢复(Clock Data Re-covery,CDR)电路。经过对比可知,新方案比传统ADPLL实现方案的电路集成度更高。理论分析显示,新方案电路性能可靠。 展开更多
关键词 小数分频 数控振荡器 全数字锁相环 时钟数据恢复
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基于FPGA的时钟数据恢复电路的研究和设计 被引量:1
8
作者 任全会 赵雨虹 《郑州铁路职业技术学院学报》 2011年第3期26-28,共3页
本文设计了一种利用FPGA的可编程输入延时单元(IDELAY)和锁相环输出同频多相时钟结合的8倍过采样高速时钟数据恢复电路。采用滑动窗口模式匹配的方法检测数据跳变边沿,消除了数据毛刺的干扰,并采用最佳采样相位正负调整的方法,吸收最佳... 本文设计了一种利用FPGA的可编程输入延时单元(IDELAY)和锁相环输出同频多相时钟结合的8倍过采样高速时钟数据恢复电路。采用滑动窗口模式匹配的方法检测数据跳变边沿,消除了数据毛刺的干扰,并采用最佳采样相位正负调整的方法,吸收最佳采样相位突变,同时保留对输入信号的跟踪性能。通过仿真验证使用Cyclone II芯片最高工作频率可以达到300MHz。在SMT-1光口实测具有较高的抖动容限。 展开更多
关键词 FPGA 时钟数据恢复 采样
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低功耗植入微系统自适应时钟数据恢复电路(英文)
9
作者 俞航 李琰 +3 位作者 姜来 纪震 闫平昆 王飞 《深圳大学学报(理工版)》 EI CAS 北大核心 2011年第2期143-146,共4页
设计一种超低功耗、适用于脉冲位置调制的时钟数据恢复电路.通过对电荷积分,将窄脉冲的时间间距转化为电压,可便捷地恢复精确同步的时钟和数据信号.为扩大可工作的数据率范围,数据恢复所需阈值电压根据输入信号自适应产生.采用CMOS 0.25... 设计一种超低功耗、适用于脉冲位置调制的时钟数据恢复电路.通过对电荷积分,将窄脉冲的时间间距转化为电压,可便捷地恢复精确同步的时钟和数据信号.为扩大可工作的数据率范围,数据恢复所需阈值电压根据输入信号自适应产生.采用CMOS 0.25μm工艺实现所设计的电路,通过仿真验证了其性能.该设计在输入数据率为45.5 kbit/s时,电路功耗仅为13μW. 展开更多
关键词 集成电路 互补金属氧化物半导体(CMOS) 时钟数据恢复 脉冲位置调制 电荷泵 低功耗设计
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2.5Gbps/ch两通道并行时钟数据恢复电路
10
作者 刘永旺 王志功 李伟 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2007年第3期460-464,共5页
采用TSMC公司标准的0.18μm CMOS工艺,结合锁相环和延迟锁相环技术,设计并制作了一个全集成的2.5Gbps/ch并行时钟数据恢复电路.与传统并行数据恢复电路相比,该电路不需要本地参考时钟,并且恢复出的并行数据是位同步的.输入2路并行的231-... 采用TSMC公司标准的0.18μm CMOS工艺,结合锁相环和延迟锁相环技术,设计并制作了一个全集成的2.5Gbps/ch并行时钟数据恢复电路.与传统并行数据恢复电路相比,该电路不需要本地参考时钟,并且恢复出的并行数据是位同步的.输入2路并行的231-1PRBS数据,恢复出的2.5GHz时钟的均方抖动值为2.6ps,恢复出的两路2.5Gb/s数据的均方抖动值分别为3.3ps和3.4ps. 展开更多
关键词 并行时钟数据恢复 锁相环 延迟锁相环 位同步
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一种适用于射频电子标签的时钟数据恢复电路
11
作者 胡建赟 李强 闵昊 《固体电子学研究与进展》 CAS CSCD 北大核心 2006年第4期516-521,共6页
提出了一种适用于射频电子标签的时钟数据恢复电路,在电路中提出了一种适用于NRZ数据的新型鉴频鉴相器电路和自适应控制单元,能动态调节边沿检测器中延迟单元的延迟时间,使此时钟数据恢复电路具有大的锁定范围,且有结构简单易实现的特... 提出了一种适用于射频电子标签的时钟数据恢复电路,在电路中提出了一种适用于NRZ数据的新型鉴频鉴相器电路和自适应控制单元,能动态调节边沿检测器中延迟单元的延迟时间,使此时钟数据恢复电路具有大的锁定范围,且有结构简单易实现的特点。电路在Chartered0.35μm标准CMOS工艺下流片,实测此电路能在1.15V的低电压下工作,并且最低工作电流为3.4μA,适用于UHF射频电子标签芯片。 展开更多
关键词 时钟数据恢复 自适应控制单元 大锁定范围 不归零编码 射频识别
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2.488 Gbit/s时钟数据恢复电路的设计
12
作者 杨丽燕 刘亚荣 王永杰 《半导体技术》 CSCD 北大核心 2017年第5期340-346,357,共8页
利用Cadence集成电路设计软件,基于SMIC 0.18μm 1P6M CMOS工艺,设计了一款2.488 Gbit/s三阶电荷泵锁相环型时钟数据恢复(CDR)电路。该CDR电路采用双环路结构实现,为了增加整个环路的捕获范围及减少锁定时间,在锁相环(PLL)的基础上增加... 利用Cadence集成电路设计软件,基于SMIC 0.18μm 1P6M CMOS工艺,设计了一款2.488 Gbit/s三阶电荷泵锁相环型时钟数据恢复(CDR)电路。该CDR电路采用双环路结构实现,为了增加整个环路的捕获范围及减少锁定时间,在锁相环(PLL)的基础上增加了一个带参考时钟的辅助锁频环,由锁定检测环路实时监控频率误差实现双环路的切换。整个电路由鉴相器、鉴频鉴相器、电荷泵、环路滤波器和压控振荡器组成。后仿真结果表明,系统电源电压为1.8 V,在2.488 Gbit/s速率的非归零(NRZ)码输入数据下,恢复数据的抖动峰值为14.6 ps,锁定时间为1.5μs,功耗为60 mW,核心版图面积为566μm×448μm。 展开更多
关键词 时钟数据恢复(CDR)电路 双环路结构 锁相环(PLL) 压控振荡器(VCO) 相位抖动
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时钟数据恢复电路(CDR)专利技术分析 被引量:1
13
作者 王敏 《中国新通信》 2020年第11期78-78,共1页
一、概述本文从时钟数据恢复电路的专利文件出发,从时钟数据恢复电路的技术分支、技术演进、专利申请态势和重要申请人分析等几个方面,分析时钟数据恢复电路的技术发展状况。从目前的专利申请来看,时钟数据恢复功能有多种方式,具体选择... 一、概述本文从时钟数据恢复电路的专利文件出发,从时钟数据恢复电路的技术分支、技术演进、专利申请态势和重要申请人分析等几个方面,分析时钟数据恢复电路的技术发展状况。从目前的专利申请来看,时钟数据恢复功能有多种方式,具体选择哪种结构,通常取决于系统指标,如功耗与抖动大小,以及当前使用工艺的限制,如电源电压和速度。总的来说,基于锁相环结构的CDR应用范围最广,是目前设计中的主流CDR。 展开更多
关键词 时钟数据恢复 电源电压 锁相环 专利申请态势 系统指标 技术演进 技术分支 重要申请人
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2.5Gb/s PS/PI型半速率时钟数据恢复电路设计 被引量:2
14
作者 李轩 张长春 +3 位作者 李卫 郭宇锋 张翼 方玉明 《微电子学》 CAS CSCD 北大核心 2014年第6期793-797,802,共6页
采用标准0.18μm CMOS工艺,设计了一种相位选择(PS)/相位插值(PI)型半速率时钟数据恢复电路。该电路主要由半速率Bang-Bang鉴相器、改进型PS/PI电路、数字滤波器和数字控制器等模块构成。改进型PS/PI电路通过两个相位选择器和两个相位... 采用标准0.18μm CMOS工艺,设计了一种相位选择(PS)/相位插值(PI)型半速率时钟数据恢复电路。该电路主要由半速率Bang-Bang鉴相器、改进型PS/PI电路、数字滤波器和数字控制器等模块构成。改进型PS/PI电路通过两个相位选择器和两个相位插值器实现正交时钟的产生,相较于传统结构,减少了两个相位选择器,降低了复杂度和功耗。数字滤波器和数字控制器通过Verilog代码自动综合生成,降低了设计难度。Cadence仿真结果表明,输入2.5Gb/s伪随机数据时,电路在1.8μs时锁定,锁定后恢复出的时钟和数据峰峰值抖动分别为17.71ps和17.89ps,可以满足短距离I/O接口通信的需求。 展开更多
关键词 时钟数据恢复 相位选择 相位插值 半速率 正交时钟产生
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一种5Gb/s双信道并行时钟数据恢复电路 被引量:2
15
作者 李志贞 张长春 +3 位作者 高罗丝 赵江 宋韦 郭宇锋 《微电子学》 CAS CSCD 北大核心 2016年第5期599-604,共6页
基于0.18μm CMOS工艺,设计了一种双信道并行时钟数据恢复(CDR)电路,它由1个锁相环(PLL)型CDR和1个相位选择/相位插值(PS/PI)型CDR结合实现。与传统的并行CDR相比,该CDR电路不需要本地参考时钟。PLL型CDR中环形压控振荡器的延迟单元采... 基于0.18μm CMOS工艺,设计了一种双信道并行时钟数据恢复(CDR)电路,它由1个锁相环(PLL)型CDR和1个相位选择/相位插值(PS/PI)型CDR结合实现。与传统的并行CDR相比,该CDR电路不需要本地参考时钟。PLL型CDR中环形压控振荡器的延迟单元采用电感峰化技术,拓展了带宽,实现了较高的振荡频率;电荷泵采用自举基准和运放,改善了充放电电流匹配。PS/PI型CDR中Bang-Bang型鉴相器结构简单,具有较好的鉴相功能;PS/PI电路比传统结构少2个相位选择器。仿真结果表明,当输入并行数据速率为5Gb/s时,恢复出的2组时钟与数据的峰峰抖动值分别为6.1ps,8.1ps和8.7ps,11.2ps。电路核心模块的功耗为172.4mW,整体电路版图面积为(1.7×1.585)mm^2。 展开更多
关键词 并行时钟数据恢复 锁相环 相位选择 相位插值
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用于10Mb/s和100Mb/s以太网的时钟数据恢复电路 被引量:2
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作者 汪若鹏 李曙光 郑增钰 《微电子学》 CAS CSCD 北大核心 2002年第4期308-311,共4页
设计了一个用于 1 0 Mb/ s和 1 0 0 Mb/ s以太网的时钟数据恢复电路 ,采用双环路结构 ,增加了系统的稳定性。电路各组成部分的设计进一步增强了锁相环工作的稳定性。电路行为级仿真采用 Mentor的 ADMS,电路级设计采用 Chartered0 .2 5 μm
关键词 以太同 100 BASE-T 锁相环 MLT3编码 双环路 时钟数据恢复电路 收发器
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6.25 Gb/s快速锁定时钟数据恢复电路 被引量:2
17
作者 钟威 刘尧 陈书明 《微电子学》 CAS CSCD 北大核心 2016年第4期454-457,462,共5页
基于65nm CMOS工艺,设计了一种6.25Gb/s时钟数据恢复电路(CDR)。该CDR采用基于相位插值的双环结构和带有快速锁定算法的2阶积分环路实现,支持半速、全速、倍速3种工作模式。其抖动传输带宽在2-7MHz范围内可调,相位插值精度为2.8°... 基于65nm CMOS工艺,设计了一种6.25Gb/s时钟数据恢复电路(CDR)。该CDR采用基于相位插值的双环结构和带有快速锁定算法的2阶积分环路实现,支持半速、全速、倍速3种工作模式。其抖动传输带宽在2-7MHz范围内可调,相位插值精度为2.8°,DNL为1.1°,INL为5.6°。在频差为1.0×10^-3时,其锁定速度较传统CDR提高了1倍以上,可应用于满足PCI-E、RAPIDIO协议、短期爆发性传输数据的高速串行接口领域。 展开更多
关键词 时钟数据恢复 高速串行接口 相位插值 快速锁定
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622MB/s半速率时钟数据恢复电路的设计 被引量:4
18
作者 吴振东 易凡 黄启俊 《国外电子测量技术》 2006年第5期20-22,共3页
文中提出了一种以锁相环为基础的622MB/s NRZ码的时钟数据恢复电路。整个电路由半速度鉴相器、自平衡电荷泵、环路滤波器、压控振荡器组成。并基于0.25umCMOS工艺用CandanceSPICE仿真软件对电路进行了仿真。
关键词 时钟数据恢复 锁相环 自平衡电荷泵 压控振荡器
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一种环路带宽自适应调整的时钟数据恢复电路 被引量:2
19
作者 常承 韦保林 +2 位作者 韦雪明 侯伶俐 徐卫林 《微电子学》 CAS 北大核心 2022年第4期656-662,共7页
针对SONTE OC-192、PCIE3.0、USB3.2等协议在串行时钟数据恢复时对抖动容限、环路稳定时间的要求,提出了一种环路带宽自适应调整、半速率相位插值的时钟数据恢复电路(CDR)。设计了自适应控制电路,能适时动态调整环路带宽,实现串行信号... 针对SONTE OC-192、PCIE3.0、USB3.2等协议在串行时钟数据恢复时对抖动容限、环路稳定时间的要求,提出了一种环路带宽自适应调整、半速率相位插值的时钟数据恢复电路(CDR)。设计了自适应控制电路,能适时动态调整环路带宽,实现串行信号时钟恢复过程中环路的快速稳定,提高了时钟数据恢复电路抖动容限。增加了补偿型相位插值控制器,进一步降低了数据接收误码率。该CDR电路基于55 nm CMOS工艺设计,数据输入范围为8~11.5 Gbit/s。采用随机码PRBS31对CDR电路的仿真测试结果表明,稳定时间小于400 ns,输入抖动容限大于0.55UI@10 MHz,功耗小于23 mW。 展开更多
关键词 时钟数据恢复 自适应 相位插值
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一种高性能盲过采样时钟数据恢复电路的实现 被引量:1
20
作者 高宁 张长春 +2 位作者 方玉明 郭宇锋 刘蕾蕾 《微电子学与计算机》 CSCD 北大核心 2014年第6期137-140,共4页
设计一种带有滤波整形电路的盲过采样时钟数据恢复电路.该电路主要由并行过采样、同步调整、滤波整形、鉴相编码和数据选择等模块组成.提出的滤波整形电路可以有效地改善采样数据流,让电路拥有更高的抑制噪声和干扰的能力,与鉴相编码电... 设计一种带有滤波整形电路的盲过采样时钟数据恢复电路.该电路主要由并行过采样、同步调整、滤波整形、鉴相编码和数据选择等模块组成.提出的滤波整形电路可以有效地改善采样数据流,让电路拥有更高的抑制噪声和干扰的能力,与鉴相编码电路组合工作,可以使整个时钟数据恢复电路的误码率更低,相位锁定时间更短.经FPGA验证表明,该时钟数据恢复(CDR)电路在数据传输率为100 Mb/s时,可以正确地恢复数据,相位锁定所需时间为0bit. 展开更多
关键词 盲过采样 时钟数据恢复 滤波整形电路 FPGA
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