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时钟延时及偏差最小化的缓冲器插入新算法 被引量:2
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作者 曾璇 周丽丽 +2 位作者 黄晟 周电 李威 《电子学报》 EI CAS CSCD 北大核心 2001年第11期1458-1462,共5页
本文提出了以最小时钟延时和时钟偏差为目标的缓冲器插入新算法 .基于Elmore延时模型 ,我们得到相邻缓冲器间的延时是缓冲器在时钟树中位置的凸函数 .当缓冲器布局使所有缓冲器间延时函数具有相同导数值时 ,时钟延时达到最小 ;当所有源... 本文提出了以最小时钟延时和时钟偏差为目标的缓冲器插入新算法 .基于Elmore延时模型 ,我们得到相邻缓冲器间的延时是缓冲器在时钟树中位置的凸函数 .当缓冲器布局使所有缓冲器间延时函数具有相同导数值时 ,时钟延时达到最小 ;当所有源到各接收端点路径的延时函数值相等时 ,时钟偏差达到最小 .对一棵给定的时钟树 ,我们在所有从源点到各接收端点路径上插入相同层数的缓冲器 ,通过优化缓冲器的位置实现时钟延时最小 ;通过调整缓冲器尺寸和增加缓冲器层数 ,实现时钟偏差最小 . 展开更多
关键词 偏差最小化 集成电路 缓冲器插入 算法 时钟 VLSI
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后端实现时几种减小时钟延迟的有效方法
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作者 顾光华 张海平 何志伟 《电子与封装》 2014年第3期21-24,共4页
主要探讨在嵌入式芯片后端设计时怎么实现时钟延时最小时钟网络。时钟网络优化的障碍可能来自很多方面,主要包括以下三个方面:不同转换率的输入输出单元,具有大负载电容端口以及来自不同时钟域的时钟网络。针对提出的问题,讨论一般采取... 主要探讨在嵌入式芯片后端设计时怎么实现时钟延时最小时钟网络。时钟网络优化的障碍可能来自很多方面,主要包括以下三个方面:不同转换率的输入输出单元,具有大负载电容端口以及来自不同时钟域的时钟网络。针对提出的问题,讨论一般采取的解决方案,优化时钟延时,通过针对性的方法技巧,可以在时钟树自动综合时有效地减少时钟树延时。 展开更多
关键词 嵌入式芯片 时钟 时钟树自动综合
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基于FPGA的全数字延时锁相环的设计 被引量:10
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作者 李锐 田帆 +1 位作者 邓贤君 单长虹 《现代电子技术》 北大核心 2019年第6期69-71,75,共4页
针对传统模拟延时锁相环锁相精度不高、锁相速度慢、集成度低等问题,提出一种全数字延迟锁相环,采用电子设计自动化技术进行设计,并通过QuartusⅡ软件予以编辑与分析。仿真结果表明,该延时锁相环能够快速锁定,并能达到很高的精度,且可... 针对传统模拟延时锁相环锁相精度不高、锁相速度慢、集成度低等问题,提出一种全数字延迟锁相环,采用电子设计自动化技术进行设计,并通过QuartusⅡ软件予以编辑与分析。仿真结果表明,该延时锁相环能够快速锁定,并能达到很高的精度,且可移植性强,适用于多种应用领域如微处理器。 展开更多
关键词 全数字锁相环 锁相精度 时钟 QuartusⅡ 现场可编程门阵列 电路仿真
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全数字延时锁定环及其应用 被引量:4
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作者 罗翔鲲 《电子工程师》 2004年第6期22-24,43,共4页
介绍了一种区别于锁相环 (PLL )和基于压控延迟线 (VCDL )的延时锁定环 (DLL )、全部由纯数字电路实现的 DL L电路。该电路用于消除时钟时延 ,全数字的结构使其无条件稳定 ,不会累积相位误差 ,而且具有良好的噪声敏感度、较低的功耗和... 介绍了一种区别于锁相环 (PLL )和基于压控延迟线 (VCDL )的延时锁定环 (DLL )、全部由纯数字电路实现的 DL L电路。该电路用于消除时钟时延 ,全数字的结构使其无条件稳定 ,不会累积相位误差 ,而且具有良好的噪声敏感度、较低的功耗和抖动性能。使其在时延补偿和时钟调整的应用中具有优势 ,并可全部嵌入单个芯片中。文中分析了全数字 DL L的工作原理及其结构 ,给出了其在现场可编程门阵列 (FPGA)中的应用。 展开更多
关键词 锁定环 时钟时延 现场可编程门阵列
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双频双系统导航芯片的时钟树分析和设计 被引量:5
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作者 童琼 张晓林 +2 位作者 苏琳琳 张帅 杜龙军 《微电子学》 CAS CSCD 北大核心 2011年第2期246-250,共5页
在复杂的超大规模高速集成电路设计中,时钟树的综合与优化是芯片后端设计优化时序过程中至关重要的一环,其中时钟树的设计是最关键的部分。以SMIC 0.13μm工艺双频双系统兼容接收机数字基带导航芯片为例,根据时钟树时序要求和时钟树延... 在复杂的超大规模高速集成电路设计中,时钟树的综合与优化是芯片后端设计优化时序过程中至关重要的一环,其中时钟树的设计是最关键的部分。以SMIC 0.13μm工艺双频双系统兼容接收机数字基带导航芯片为例,根据时钟树时序要求和时钟树延迟模型,基于Synopsys的Astro工具,对芯片进行自动时钟树分析和指定时钟树结构分析,设计和优化了时钟树结构。结果表明,利用此方法得到的时钟树结构能取得更优的结果。 展开更多
关键词 时钟树综合 时钟偏斜 时钟 后端设计
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一种高速低噪声的发散型时钟树结构
6
作者 吴雨臻 袁书伟 钟传杰 《舰船电子工程》 2018年第6期132-135,共4页
针对芯片级(TOP level)后端设计面积大、绕线资源少、时钟绕线长、时钟网络噪声大等特点,提出了一种针对芯片级设计中模块与触发器共存的高速低噪声发散性时钟树结构,并总结了一种实现该时钟树的方法。在同一芯片级设计中,采用该方法实... 针对芯片级(TOP level)后端设计面积大、绕线资源少、时钟绕线长、时钟网络噪声大等特点,提出了一种针对芯片级设计中模块与触发器共存的高速低噪声发散性时钟树结构,并总结了一种实现该时钟树的方法。在同一芯片级设计中,采用该方法实现的时钟树结构与传统二叉树型时钟树结构进行比较,结果显示高速发散型时钟树比二叉树时钟树减少了26%的时钟延时、22%的时钟偏差和59%的串扰噪声,从而大大减少了时序违例的数目。 展开更多
关键词 时钟树综合 串扰噪声 时钟 时钟偏差 多级驱动
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一种基于延时优化的异步计数器设计
7
作者 王江舟 《电脑知识与技术(过刊)》 2010年第9X期7398-7399,共2页
在数字电路设计中异步计数器常常会遇到延时的困扰;介绍了一种异步计数器的设计方法,可以减少延时,使异步计数器能在高频电路中工作。
关键词 异步计数器 时钟 低功耗 卡诺图 触发器
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快速锁定的全数字延迟锁相环研究 被引量:3
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作者 保慧琴 尹国福 《微处理机》 2016年第1期11-14,共4页
为了消除芯片内部各模块间的时钟延时,减小时钟相位偏移,设计了一种快速锁定的全数字延迟锁相环结构,只需一次调节过程即可完成输入输出时钟的同步,锁定时间短,噪声不会积累,抗干扰性好。在监测相位差时利用一种新的相位选择方法,配合... 为了消除芯片内部各模块间的时钟延时,减小时钟相位偏移,设计了一种快速锁定的全数字延迟锁相环结构,只需一次调节过程即可完成输入输出时钟的同步,锁定时间短,噪声不会积累,抗干扰性好。在监测相位差时利用一种新的相位选择方法,配合相应的控制逻辑电路,完成DLL的快速锁定,通过调整延迟单元的延时、个数及相应控制电路的大小,实现宽范围的相位锁定。SMIC 0.18μm CMOS工艺下的仿真结果表明,本设计能够在18个周期内完成输入时钟和输出时钟的相位同步,锁定范围是25MHz^300MHz,最大时间抖动为35ps。 展开更多
关键词 时钟 时钟补偿 数字迟锁相环 宽范围 快速锁定 相位
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VHDL设计MOORE型有限状态机时速度问题的探讨 被引量:1
9
作者 朱小莉 陈迪平 王镇道 《半导体技术》 CAS CSCD 北大核心 2002年第4期48-51,共4页
摘要:根据设计MOORE型有限状态机的原理,分析了影响有限状态机速度的原因,提出了提高速度的方法,并给出了根据VHDL程序综合得到的电路图,验证了方法的正确性。
关键词 有限状态机 VHDL MOORE型 设计 速度 电子技术 控制单元 程序设计 时钟-输出 数字系统
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静态时序分析在百万门级设计中的应用
10
作者 严江琴 《中国集成电路》 2002年第10期39-44,共6页
前言随着ASIC制造业的日益发展,数百万门级设计和SOC等对于工程师来说再也不止是梦想。显然在这些既庞大又复杂的设计面前。
关键词 静态序分析 时钟抖动 时钟 设计过程 布局布线 设计与开发 保持 级设计 序关系 选通时钟
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64位超前进位对数加法器的设计与优化 被引量:3
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作者 王仁平 何明华 +2 位作者 陈传东 戴惠明 黄扬国 《半导体技术》 CAS CSCD 北大核心 2010年第11期1116-1121,共6页
设计一个应用于高性能微处理器的快速64位超前进位对数加法器。通过分析超前进位对数加法器原理,提出了改进四进制Kogge-Stone树算法的64位超前进位对数加法器结构,并结合使用多米诺动态逻辑、时钟延迟多米诺逻辑和传输门逻辑等技术来... 设计一个应用于高性能微处理器的快速64位超前进位对数加法器。通过分析超前进位对数加法器原理,提出了改进四进制Kogge-Stone树算法的64位超前进位对数加法器结构,并结合使用多米诺动态逻辑、时钟延迟多米诺逻辑和传输门逻辑等技术来设计和优化电路。该加法器采用SMIC 0.18μm CMOS工艺实现,在最坏情况下完成一次加法运算时间为486.1 ps,与相同工艺和相同电路结构采用静态CMOS实现相比,大大减少了加法器各级门的延迟时间,取得良好的电路性能。 展开更多
关键词 多米诺动态逻辑 时钟多米诺 对数加法器 点操作 Kogge-Stone树
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25Gbps多通道MZM驱动器设计 被引量:1
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作者 宗诚 纪鹏飞 何卫锋 《微电子学与计算机》 北大核心 2019年第8期1-5,共5页
本文提出了一种面向高密度集成的多通道Mach-Zehnder调制器的驱动器电路结构,单通道驱动器包含信号均衡器、时钟树模块、时钟延时控制模块和输出摆幅控制模块等电路,支持各通道25GHz高速差分时钟延时与驱动器输出摆幅的独立可调,以及最... 本文提出了一种面向高密度集成的多通道Mach-Zehnder调制器的驱动器电路结构,单通道驱动器包含信号均衡器、时钟树模块、时钟延时控制模块和输出摆幅控制模块等电路,支持各通道25GHz高速差分时钟延时与驱动器输出摆幅的独立可调,以及最高25Gbps的NRZ数字信号传输.基于TowerJazz0.18μm SiGe BiCMOS工艺,完成了6通道驱动器的芯片设计.仿真结果表明,单通道带宽达到17.2GHz,最大差分输出摆幅为3Vppd,Jitter约为8.9ps,在2.3/3.6V双电源供电下单通道功耗约为646.9mW. 展开更多
关键词 信号均衡 时钟控制 高密度集成 多通道并行驱动电路 电光调制器驱动器
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Non-PLL high-precision synchronous sampling method among lots of acoustics acquisition channels for underwater multilinear array seismic exploration system
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作者 JIANG Jiajia CUI Jindong +6 位作者 WANG Xianquan LI Xiaodong ZENG Xianjun ZHOU Dasen YAO Qingwang DUAN Fajie FU Xiao 《Journal of Measurement Science and Instrumentation》 CAS CSCD 2022年第1期41-50,共10页
Synchronous sampling is very essential in underwater multilinear array seismic exploration system in which every acquisition node(AN)samples analog signals by its own analog-digital converter(ADC).Aiming at the proble... Synchronous sampling is very essential in underwater multilinear array seismic exploration system in which every acquisition node(AN)samples analog signals by its own analog-digital converter(ADC).Aiming at the problems of complex synchronous sampling method and long locking time after varying sampling rate in traditional underwater seismic exploration system,an improved synchronous sampling model based on the master-slave synchronous model and local clock asynchronous drive with non phase locked loop(PLL)is built,and a high-precision synchronous sampling method is proposed,which combines the short-term stability of local asynchronous driving clock with the master-slave synchronous calibration of local sampling clock.Based on the improved synchronous sampling model,the influence of clock stability,transmission delay and phase jitter on synchronous sampling error is analyzed,and a high-precision calibration method of synchronous sampling error based on step-by-step compensation of transmission delay is proposed.The model and method effectively realize the immunity of phase jitter on synchronous sampling error in principle,and compensate the influence of signal transmission delay on synchronous sampling error.At the same time,it greatly reduces the complexity of software and hardware implementation of synchronous sampling,and solves the problem of long locking time after changing the sampling rate in traditional methods.The experimental system of synchronous sampling for dual linear array is built,and the synchronous sampling accuracy is better than 5 ns. 展开更多
关键词 seismic exploration system synchronous sampling non phase locked loop(PLL) local clock asynchronous drive transmission delay
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