基于低功耗及加权优化的BIST测试生成器设计实现 被引量：3

1

作者 谈恩民 叶宏 《微电子学与计算机》 CSCD 北大核心 2006年第12期26-29,共4页

测试生成器TPG(TestPatternGeneration)的构造是BIST(Built-InSelf-Test)测试策略的重要组成部分。文章结合加权伪随机测试原理及低功耗设计技术,提出了一种基于低功耗及加权优化的BIST测试生成器设计方案,它根据被测电路CUT(CircuitUnd... 测试生成器TPG(TestPatternGeneration)的构造是BIST(Built-InSelf-Test)测试策略的重要组成部分。文章结合加权伪随机测试原理及低功耗设计技术,提出了一种基于低功耗及加权优化的BIST测试生成器设计方案,它根据被测电路CUT(CircuitUnderTest)各主输入端口权值构造TPG,在对测试序列优化的同时达到降低功耗的目的。仿真结果验证了该方案的可行性。 展开更多

关键词 可测性设计 BIST 测试生成器 低功耗 加权伪随机测试

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伪单输入跳变测试序列的测试生成器设计

2

作者 陈卫兵 汤兰 《沈阳工业大学学报》 EI CAS 2008年第1期108-111,共4页

为降低内建自测试电路中的功耗,在分析内建自测试低功耗设计一般方法的基础上,从提高测试向量之间相关性的角度出发,提出了一种在不损失固定型故障覆盖率前提下降低测试功耗的BIST测试生成器设计方案.该方案在原始线性反馈移位寄存器的... 为降低内建自测试电路中的功耗,在分析内建自测试低功耗设计一般方法的基础上,从提高测试向量之间相关性的角度出发,提出了一种在不损失固定型故障覆盖率前提下降低测试功耗的BIST测试生成器设计方案.该方案在原始线性反馈移位寄存器的基础上添加了简单的控制逻辑电路,从而得到一种新的伪单输入跳变测试序列,并且在基准电路上进行了实验.实验结果表明,该设计方案在降低功耗的同时可使测试的时间大大缩短. 展开更多

关键词 低功耗设计 内建自测试 测试生成器 线性反馈移位寄存器 伪单输入跳变

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新型I_(DDT)测试的BIST测试生成器设计

3

作者 刘莹莹 陈卫兵 《电子质量》 2007年第4期29-31,共3页

内建自测试(BIST)是一种有效降低测试开销的技术,在瞬态电流测试中得到了应用。本文给出了一种新型的瞬态电流测试BIST测试生成器设计方案,该设计可以产生所需要的测试向量对,同时具有硬件开销小的优点。

关键词 BIST 测试生成器 自动控制单元 瞬态电流测试

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集成电路低功耗测试生成器的研究

4

作者 王义 游子毅 《中北大学学报（自然科学版）》 CAS 北大核心 2011年第6期775-779,共5页

分析了CMOS集成电路的功耗来源,介绍了CMOS集成电路的低功耗测试向量生成器的电路结构.为了减少被测电路内部节点的开关翻转活动率,提高相邻测试向量之间的相关性,研究了随机单输入跳变测试向量生成器和基于可配置二维线性反馈移位寄存... 分析了CMOS集成电路的功耗来源,介绍了CMOS集成电路的低功耗测试向量生成器的电路结构.为了减少被测电路内部节点的开关翻转活动率,提高相邻测试向量之间的相关性,研究了随机单输入跳变测试向量生成器和基于可配置二维线性反馈移位寄存器测试向量生成器的实现方案.给出了内建自测试环境下的电路测试结构图,可以在不损失故障覆盖率的前提下,降低被测电路的开关翻转活动率,实现测试期间的低功耗,适合于CMOS集成电路的内建自测试. 展开更多

关键词 集成电路测试 测试向量生成器 低功耗测试 随机单输入跳变 可配置2D-LFSR

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数字电路自动测试设备（ATE）的下一代测试生成器（NGTG）接口

5

作者 高占宝 曹维 《飞机设计》 2000年第3期83-86,共4页

虽然目前海军自动测试设备（ATE）环境中对数字和模拟电路的测试方法很多。但这些方法是有所限制或存在缺陷的，这可能源于电路板设计与测试之间缺乏信息沟通以至于电路不可测试，这使得生成测试将消耗大量的时间和经费。下一代的测试... 虽然目前海军自动测试设备（ATE）环境中对数字和模拟电路的测试方法很多。但这些方法是有所限制或存在缺陷的，这可能源于电路板设计与测试之间缺乏信息沟通以至于电路不可测试，这使得生成测试将消耗大量的时间和经费。下一代的测试生成器（NGTG）已研制出一种利用发生算法和神经网络生成测试和诊断数据的方法。本论文将描述用于连接NGTG和ATE的方法，NGTG将在CASS系统（统一的自动支持系统）上进行演示，CASS环境使用数字测试单元（DTU）对数字电路进行检测。这个环境要求使用独特的语言L200表示诊断数据进行信息处理。NGTG系统必须使用AT-LAS（适用于所有系统的缩略测试语言）代码与DTU接口，ATLAS使用一个功能外扩程序（FEP）与DTU连接，本文将对这两个方案进行论述并描述在CASS系统上演示NGTG的必要步骤，这些方案包括拟用的IEEE-P1445标准中的诊断数据，DTIF格式（数值测试交换格式）文件以及新的NGTG/FEP接口。 展开更多

关键词 数字电路 自动测试设备 测试生成器 接口 ATE MGTG

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数字电路ATE的下一代测试生成器程序界面

6

作者 范东华 《电子测试》 1998年第11期71-72,共2页

下一代测试生成器(NGTG)采用创新的算法和神经网络技术来生成测试数据与诊断数据,本文详细介绍NGTG与ATE的接口方法。

关键词 数字电路 ATE 测试生成器

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Object-Z规格说明测试用例的自动生成器 被引量：5

7

作者 许庆国 缪淮扣 +1 位作者 曹晓夏 胡晓波 《软件学报》 EI CSCD 北大核心 2011年第6期1155-1168,共14页

对Object-Z形式规格说明构造测试用例的研究,目前主要集中在理论研究阶段,测试用例的自动生成几乎没有相应的工具支持.Object-Z是基于数学和逻辑的语言,并大量使用了模式复合和简写形式,这给计算机提取完整语义用以自动产生测试用例造... 对Object-Z形式规格说明构造测试用例的研究,目前主要集中在理论研究阶段,测试用例的自动生成几乎没有相应的工具支持.Object-Z是基于数学和逻辑的语言,并大量使用了模式复合和简写形式,这给计算机提取完整语义用以自动产生测试用例造成了困难.通过展开Object-Z规格说明中的模式定义,改进Object-Z的文法结构,给出了提取Object-Z规格说明语义的方法,研究了从Object-Z规格说明产生测试用例的自动化过程.这一过程主要包含3个阶段:Object-Z语言的自动解析、语义自动抽取和测试用例自动产生.通过介绍的工具原型,可以很容易得到规格说明中的各种语义;基于某些测试准则,能够方便自动产生可视化的抽象测试用例. 展开更多

关键词 基于规格说明的测试 OBJECT-Z 语义提取 测试用例生成器

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时延故障低成本单跳变测试序列生成器(英文)

8

作者 杨德才 谢永乐 陈光 《四川大学学报（工程科学版）》 EI CAS CSCD 北大核心 2008年第4期166-171,共6页

为了避免时延故障测试因额外测试器插入导致过高的硬件成本和性能降低,本文提出了一种内建自测试测试向量生成器设计。该方案通过对累加器结构作低成本的设计改进,并通过一种高效的单跳变序列生成算法设计了时延故障测试序列生成器。该... 为了避免时延故障测试因额外测试器插入导致过高的硬件成本和性能降低,本文提出了一种内建自测试测试向量生成器设计。该方案通过对累加器结构作低成本的设计改进,并通过一种高效的单跳变序列生成算法设计了时延故障测试序列生成器。该设计改动微乎其微,通过将原有加法单元替换为一种改进的加法单元,对加法器原有关键通路无任何额外的时延影响。该累加器可执行通常的累加运算,在测试时又可担当测试器。与以往的方法相比,具有两个显著优点:低的硬件成本及低的时间开销。由于累加器在VLSI电路中普遍存在,本文的复用设计节省硬件成本,可有效用于强健时延故障的测试序列生成。 展开更多

关键词 内建自测试 时延故障测试 测试序列生成器 双向量测试

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基于GA的多路径测试数据生成器适配函数设计

9

作者 孙宁 《计算机与数字工程》 2010年第1期52-57,共6页

提出了基于GA的多路径测试数据生成的概念和实现方法。讨论了为了实现多路径测试数据生成,设计有效的和高效的适配函数应考虑的因素,用实际案例针对提出的适配函数进行了功能性能验证。结果表明了适配函数设计的有效性。

关键词 遗传算法 多路径 测试数据生成 适配函数 基于GA的测试数据生成器

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用于I_(DDT)测试的BIST测试向量生成器 被引量：2

10

作者 汪昱 邝继顺 《计算机工程与科学》 CSCD 2005年第4期29-30,59,共3页

检测CMOS电路中的开路故障通常需要使用测试向量对。内建自测试(BIST)作为一种有效的测试技术可以大大降低测试开销。本文采用一种具有规则性、模块化和层叠结构的自动控制单元(CA),来构造产生测试向量对的 BIST模块。实验证明,该方法... 检测CMOS电路中的开路故障通常需要使用测试向量对。内建自测试(BIST)作为一种有效的测试技术可以大大降低测试开销。本文采用一种具有规则性、模块化和层叠结构的自动控制单元(CA),来构造产生测试向量对的 BIST模块。实验证明,该方法用于瞬态电流测试是有效的。 展开更多

关键词 CMOS电路 k测试 内建自测试 BIST模块 测试向量生成器

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用于I_(DDT)测试的BIST测试向量生成器

11

作者 邓小飞 邝继顺 《科学技术与工程》 2006年第1期60-63,共4页

检测CMOS电路中的开路故障通常需要使用测试向量对。内建自测试(BIST)作为一种有效的测试技术可以大大地降低测试开销。设计一种用于IDDT测试的BIST测试向量生成器,它随机产生跳变数为1～2的测试向量对。实验证明,它能以较少的测试向量... 检测CMOS电路中的开路故障通常需要使用测试向量对。内建自测试(BIST)作为一种有效的测试技术可以大大地降低测试开销。设计一种用于IDDT测试的BIST测试向量生成器,它随机产生跳变数为1～2的测试向量对。实验证明,它能以较少的测试向量对检测出比较多的故障。 展开更多

关键词 IDDT BIST 测试向量生成器

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基于计数器的随机单输入跳变测试序列生成

12

作者 梁蓓 杨健 王义 《微型机与应用》 2010年第14期82-84,共3页

分析了CMOS逻辑电路的功耗来源,对低功耗内建自测试技术进行了研究。为了减少被测电路内部节点的开关翻转活动率,提高测试向量之间的相关性,研究了随机单输入跳变测试生成序列,可以在不损失故障覆盖率的前提下,降低被测电路的开关翻转... 分析了CMOS逻辑电路的功耗来源,对低功耗内建自测试技术进行了研究。为了减少被测电路内部节点的开关翻转活动率,提高测试向量之间的相关性,研究了随机单输入跳变测试生成序列,可以在不损失故障覆盖率的前提下,降低被测电路的开关翻转活动率,实现测试期间的低功耗,特别适合于数字集成电路的内建自测试。 展开更多

关键词 集成电路测试 内建自测试 测试矢量生成器 低功耗测试 矢量跳变

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低功耗测试矢量生成技术的研究

13

作者 徐桂娟 郜明 《电子设计工程》 2012年第1期101-103,共3页

在集成电路内建自测试的过程中,电路的测试功耗通常显著高于正常模式产生的功耗,因此低功耗内建自测试技术已成为当前的一个研究热点。为了减少被测电路内部节点的开关翻转活动率,研究了一种随机单输入跳变(Random Single Input Change,... 在集成电路内建自测试的过程中,电路的测试功耗通常显著高于正常模式产生的功耗,因此低功耗内建自测试技术已成为当前的一个研究热点。为了减少被测电路内部节点的开关翻转活动率,研究了一种随机单输入跳变(Random Single Input Change,RSIC)测试向量生成器的设计方案,利用VHDL语言描述了内建自测试结构中的测试向量生成模块,进行了计算机模拟仿真并用FPGA(EP1C6Q240C8)加以硬件实现。实验结果证实了这种内建自测试原理电路的正确性和有效性。 展开更多

关键词 低功耗测试 随机单输入跳变 测试矢量生成器 翻转活动率

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具有邻域子空间电路模块的低功耗测试设计 被引量：5

14

作者 肖继学 谢永乐 +1 位作者 陈光 胡兵 《仪器仪表学报》 EI CAS CSCD 北大核心 2010年第1期137-142,共6页

本论文提出了具有邻域子空间电路模块的基于累加器测试的低功耗测试方法。该方法将测试矢量进行伪格雷码编码以降低电路的开关活动率,从而减少测试功耗。FPGA实现的由3～2计数器构成的8位行波进位加法器的实验表明,该方法降低了约17%的... 本论文提出了具有邻域子空间电路模块的基于累加器测试的低功耗测试方法。该方法将测试矢量进行伪格雷码编码以降低电路的开关活动率,从而减少测试功耗。FPGA实现的由3～2计数器构成的8位行波进位加法器的实验表明,该方法降低了约17%的测试动态功耗。接着研究了该低功耗测试的硬件实现。通过复用电路中的加法器,巧妙、成功地避免了额外逻辑异或功能模块的引入。该设计将测试的额外硬件开销降至最低且不需要电路结构的调整。该低功耗测试方法能测试出邻域子空间对应电路基本组建模块内的任意固定性组合失效,且不会降低原电路的性能。 展开更多

关键词 低功耗 设计 测试生成器

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低功耗单输入跳变测试理论的研究 被引量：4

15

作者 王义 傅兴华 《微电子学与计算机》 CSCD 北大核心 2009年第2期5-7,共3页

介绍一种随机单输入跳变(RSIC)低功耗测试方案.基本原理是在原线性反馈移位寄存器(LFSR)的基础上加入代码转换电路,对LFSR输出的随机测试向量进行变换,从而得到随机单输入跳变测试序列,可以在不损失故障覆盖率的前提下,降低被测电路的... 介绍一种随机单输入跳变(RSIC)低功耗测试方案.基本原理是在原线性反馈移位寄存器(LFSR)的基础上加入代码转换电路,对LFSR输出的随机测试向量进行变换,从而得到随机单输入跳变测试序列,可以在不损失故障覆盖率的前提下,降低被测电路的开关翻转活动率,实现测试期间的低功耗.文中给出了RSIC测试序列的生成准则,以CC4028集成电路为被测电路作了研究,结果表明在进行低功耗测试时,单输入跳变测试序列比多输入跳变测试序列更加有效,在不影响故障覆盖率的情况下可以将开关翻转活动率降低到58%,证实了该方案的实用性. 展开更多

关键词 低功耗设计 测试生成器 随机单输入跳变 线性反馈移位寄存器 译码器

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基于确定性测试集的数字集成电路随机测试 被引量：3

16

作者 谢永乐 陈光 《仪器仪表学报》 EI CAS CSCD 北大核心 2002年第6期576-578,共3页

提出了一种基于确定性测试集的数字集成电路随机测试生成方法。通过确定性测试集的分类及随机化 ,该方法能生成高性能的随机测试多权集。和平凡随机测试及采用单权集下的随机测试相比 ,采用文中的方法在压缩测试长度的同时还可获得较高... 提出了一种基于确定性测试集的数字集成电路随机测试生成方法。通过确定性测试集的分类及随机化 ,该方法能生成高性能的随机测试多权集。和平凡随机测试及采用单权集下的随机测试相比 ,采用文中的方法在压缩测试长度的同时还可获得较高的故障覆盖率。对标准电路的实验验证了该加权集生成算法的有效性 。 展开更多

关键词 确定性测试集 加权随机测试 自动测试生成器 多权集 数字集成电路 故障诊断

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基于优化权集的数字集成电路随机测试

17

作者 谢永乐 陈光 《四川大学学报（工程科学版）》 EI CAS CSCD 2002年第4期104-107,共4页

提出了一种基于确定性测试集的数字集成电路随机测试生成方法。通过将完备测试集分成若干子集 ,由每一子集计算产生子集中测试矢量的被测电路各主输入端取“1”值的概率组合即所谓的权集。通过减小测试子集生成概率的方差可以减少低生... 提出了一种基于确定性测试集的数字集成电路随机测试生成方法。通过将完备测试集分成若干子集 ,由每一子集计算产生子集中测试矢量的被测电路各主输入端取“1”值的概率组合即所谓的权集。通过减小测试子集生成概率的方差可以减少低生成概率的测试矢量数 ,进而减小在高故障覆盖率下的测试长度 。 展开更多

关键词 自动测试生成器 多权集 生成概率 故障诊断 优化权集 数字集成电路 随机测试

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FPGA可编程逻辑模块的BIST测试方法 被引量：4

18

作者 成本茂 黄葵 张铜 《电子设计工程》 2016年第5期152-154,共3页

提出了一种针对FPGA可编程逻辑模块的离线BIST测试方法。测试向量生成器(TPG)采用伪穷举法来生成测试向量,输出响应分析器(ORA)采用多输入特征寄存器(Multi-Input Shift Register,MISR)捕获原始输出并进行压缩。在QuatusⅡ9.0中进行了... 提出了一种针对FPGA可编程逻辑模块的离线BIST测试方法。测试向量生成器(TPG)采用伪穷举法来生成测试向量,输出响应分析器(ORA)采用多输入特征寄存器(Multi-Input Shift Register,MISR)捕获原始输出并进行压缩。在QuatusⅡ9.0中进行了测试实现与仿真。结果表明,该方法不仅能够检测出电路中存在的故障,而且大大提高了测试效率。 展开更多

关键词 现场可编程门阵列 可编程逻辑模块 内建自测试 测试向量生成器 输出响应分析器

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一种混合模式BIST的低功耗设计

19

作者 陈卫兵 赵明 《国外电子测量技术》 2006年第2期48-50,共3页

针对一种基于折叠集的test-per-clock结构的混合模式BIST进行了低功耗优化设计。该设计方案针对伪随机测试序列与折叠测试序列采用了不同的方法来优化测试生成器,在电路结构上利用双模式LFSR将两部分测试生成器有机地进行了结合。

关键词 低功耗设计 BIST 测试生成器 LFSR

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一种新型混合模式BIST的低功耗设计

20

作者 赵明 陈卫兵 《电子质量》 2006年第5期1-3,共3页

本文提出了一种基于折叠集的test-per-clock结构的混合模式BIST设计方案,并且进行了低功耗的整体优化设计。该设计方案在电路结构上利用双模式LFSR将两部分测试生成器有机的进行了结合,针对伪随机测试序列与折叠测试序列两部分采用了不... 本文提出了一种基于折叠集的test-per-clock结构的混合模式BIST设计方案,并且进行了低功耗的整体优化设计。该设计方案在电路结构上利用双模式LFSR将两部分测试生成器有机的进行了结合,针对伪随机测试序列与折叠测试序列两部分采用了不同的措施来优化测试生成器的设计,从而达到降低被测电路功耗的目的。 展开更多

关键词 低功耗 BIST 测试生成器 双模式LFSR 伪随机测试序列 折叠测试序列

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