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基于改进型选择进位加法器的32位浮点乘法器设计
被引量：
4
1
作者
刘容
赵洪深
李晓今
《现代电子技术》
2013年第16期133-136,共4页
在修正型Booth算法和Wallace树结构以及选择进位加法器的基础上,提出了一种新型32位单精度浮点乘法器结构。该新型结构通过截断选择进位加法器进位链,缩短了关键路径延时。传统选择进位加法器每一级加法器的进位选择来自上级的进位输出...
在修正型Booth算法和Wallace树结构以及选择进位加法器的基础上,提出了一种新型32位单精度浮点乘法器结构。该新型结构通过截断选择进位加法器进位链,缩短了关键路径延时。传统选择进位加法器每一级加法器的进位选择来自上级的进位输出。提出的结构可以提前计算出尾数第16位的结果,它与Wallace树输出的相关位比较就可得出来自前一位的进位情况进而快速得到进位选择。在Altera的EP2C70F896C6器件上,基于该结构实现了一个支持IEEE754浮点标准的4级流水线浮点乘法器,时序仿真表明,该方法将传统浮点乘法器结构关键路径延时由6.4 ns减小到5.9 ns。
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关键词
修正Booth算法
Wallace树结构
选择进位加法器
浮点乘
法器
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职称材料
改进的共享布尔逻辑进位选择加法器设计
2
作者
吴盛林
《现代信息科技》
2024年第4期61-65,共5页
在当今高度数字化和计算密集型的环境下,设计出高速和低功耗的加法器,例如进位选择加法器(Carry Select Adder,CSLA)是至关重要的。基于此提出一种改进共享布尔逻辑进位选择加法器。与现有设计相比,该设计在牺牲部分功耗和速度的基础上...
在当今高度数字化和计算密集型的环境下,设计出高速和低功耗的加法器,例如进位选择加法器(Carry Select Adder,CSLA)是至关重要的。基于此提出一种改进共享布尔逻辑进位选择加法器。与现有设计相比,该设计在牺牲部分功耗和速度的基础上,减少了晶体管数量。该设计采用TSMC65nm工艺在Cadence中实现了4位的设计。仿真结果显示,相对于Fast Adder Module-2(FAM2)进位选择加法器,该方案的晶体管数量、功耗和功耗延时积分别降低了8.91%、8.13%和6.02%。
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关键词
进位
选择
加法器
晶体管数量
功耗
延迟
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职称材料
条件推测性十进制加法器的优化设计
3
作者
崔晓平
王书敏
+1 位作者
刘伟强
董文雯
《电子与信息学报》
EI
CSCD
北大核心
2016年第10期2689-2694,共6页
随着商业计算和金融分析等高精度计算应用领域的高速发展,提供硬件支持十进制算术运算变得越来越重要,新的IEEE 754-2008浮点运算标准也添加了十进制算术运算规范。该文采用目前最佳的条件推测性算法设计十进制加法电路,给出了基于并行...
随着商业计算和金融分析等高精度计算应用领域的高速发展,提供硬件支持十进制算术运算变得越来越重要,新的IEEE 754-2008浮点运算标准也添加了十进制算术运算规范。该文采用目前最佳的条件推测性算法设计十进制加法电路,给出了基于并行前缀/进位选择结构的条件推测性十进制加法器的设计过程,并通过并行前缀单元对十进制进位选择加法器进行优化设计。采用Verilog HDL对32 bit,64 bit和128 bit十进制加法器进行描述并在Model Sim平台上进行了仿真验证,在Nangate Open Cell 45nm标准工艺库下,通过Synopsys公司综合工具Design Compiler进行了综合。与现有的条件推测性十进制加法器相比较,综合结果显示该文所提出的十进制加法器可以提升12.3%的速度性能。
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关键词
十进制
加法
条件推测十进制
加法
并行前缀
进位
选择
加法器
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职称材料
数字信号处理器中高性能可重构加法器设计
被引量：
1
4
作者
马鸿
李振伟
彭思龙
《计算机工程》
CAS
CSCD
北大核心
2009年第12期1-4,共4页
设计一款适用于高性能数字信号处理器的16位加法器。该加法器结合条件进位选择和条件"和"选择加法器的特点,支持可重构,可以进行2个16位数据或者4个8位数据的加法运算,同时对其进位链进行优化。相对于传统的条件进位选择加法...
设计一款适用于高性能数字信号处理器的16位加法器。该加法器结合条件进位选择和条件"和"选择加法器的特点,支持可重构,可以进行2个16位数据或者4个8位数据的加法运算,同时对其进位链进行优化。相对于传统的条件进位选择加法器,在典型工作条件下,采用0.18μm工艺库标准单元,其延时降低46%,功耗降低5%。
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关键词
条件
进位
选择
加法器
条件“和”
选择
加法器
可重构
加法器
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职称材料
基于并行前缀结构的十进制加法器设计
被引量：
1
5
作者
王书敏
崔晓平
《电子科技》
2016年第6期19-21,25,共4页
针对硬件实现BCD码十进制加法需要处理无效码的问题,设计了一种基于并行前缀结构的十进制加法器。该十进制加法器依据预先加6,配合二进制加法求中间和,然后再减6修正的算法,并将减6修正步骤整合到重新设计的减6修正进位选择加法器中,充...
针对硬件实现BCD码十进制加法需要处理无效码的问题,设计了一种基于并行前缀结构的十进制加法器。该十进制加法器依据预先加6,配合二进制加法求中间和,然后再减6修正的算法,并将减6修正步骤整合到重新设计的减6修正进位选择加法器中,充分利用并行前缀结构大幅提高了电路运算的并行度。采用Verilog HDL对加法器进行实现并利用Design Compiler进行综合,得到设计的32位,64位,128位的十进制加法器的延时分别为0.56 ns,0.61 ns,0.71 ns,面积分别为1 310μm2,2 681μm2,5 485μm2。
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关键词
十进制
加法
并行前缀结构
减6修正
进位
选择
加法器
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职称材料
一种32位高速浮点乘法器设计
被引量：
4
6
作者
周德金
孙锋
于宗光
《电子与封装》
2008年第9期35-38,共4页
文章介绍一种32位浮点乘法器软IP的设计,其部分积缩减部分采用修正Booth算法,部分积加法采用4-2压缩树结构,最终carry、sum形式部分积采用进位选择加法器完成,乘法器可以进行32位浮点数或24位定点数的乘法运算。采用VerilogHDLRTL级描述...
文章介绍一种32位浮点乘法器软IP的设计,其部分积缩减部分采用修正Booth算法,部分积加法采用4-2压缩树结构,最终carry、sum形式部分积采用进位选择加法器完成,乘法器可以进行32位浮点数或24位定点数的乘法运算。采用VerilogHDLRTL级描述,采用SMIC0.18μm工艺库进行综合,门级仿真结果表明乘法器延时小于4.05ns。
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关键词
浮点乘
法器
BOOTH编码
4-2压缩器
进位
选择
加法器
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职称材料
一种43位浮点乘法器的设计
被引量：
1
7
作者
谷理想
孙锋
于宗光
《微电子学与计算机》
CSCD
北大核心
2009年第6期17-20,共4页
设计了一个应用于FFT(快速傅里叶变换)系统的43位浮点乘法器.该乘法器采用一种先进的MBA(modified Booth algorithm)编码与部分积产生技术以及一种优良的折中压缩结构,使用了平方根进位选择加法器,同时,还运用了一种方法使得最终求和、...
设计了一个应用于FFT(快速傅里叶变换)系统的43位浮点乘法器.该乘法器采用一种先进的MBA(modified Booth algorithm)编码与部分积产生技术以及一种优良的折中压缩结构,使用了平方根进位选择加法器,同时,还运用了一种方法使得最终求和、舍入和规格化同时完成,提高了运算速度.采用四级流水线,使用FPGA进行验证,采用0.18μm标准单元库综合实现,系统时钟频率可达184.4MHz.
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关键词
乘
法器
BOOTH编码
平方根
进位
选择
加法器
舍入
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职称材料
二进制有符号码与补码的快速转换电路研究
8
作者
罗丰
吴顺君
《西安交通大学学报》
EI
CAS
CSCD
北大核心
2002年第6期620-622,626,共4页
通过对二进制有符号码的基码进行编码 ,推导出二进制有符号码转换成二进制补码的过程实质上就是完成一次快速二进制补码的加法运算 .提出了一种超前进位选择 (CLSA)的混合加法器并行结构 ,能够快速地将二进制有符号码转换成二进制补码 ...
通过对二进制有符号码的基码进行编码 ,推导出二进制有符号码转换成二进制补码的过程实质上就是完成一次快速二进制补码的加法运算 .提出了一种超前进位选择 (CLSA)的混合加法器并行结构 ,能够快速地将二进制有符号码转换成二进制补码 .该方法将运算延迟时间从串行转换的O(n)降低到O(lbn) 。
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关键词
二进制有符号码
二进制补码
超前
进位
选择
加法器
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职称材料
QCA技术在递归盒式滤波器中的应用
9
作者
周先春
王博文
崔程程
《电子测量与仪器学报》
CSCD
北大核心
2023年第5期198-206,共9页
量子点元胞自动机(quantum dot-cellular automata,QCA)因其延迟时间短、功耗低以及占用面积小等优点被当作代替CMOS的新型技术之一。针对CMOS器件尺寸日益减小导致的高功耗和电容寄生及串扰问题,本文首次利用QCA技术构建了一种递归盒...
量子点元胞自动机(quantum dot-cellular automata,QCA)因其延迟时间短、功耗低以及占用面积小等优点被当作代替CMOS的新型技术之一。针对CMOS器件尺寸日益减小导致的高功耗和电容寄生及串扰问题,本文首次利用QCA技术构建了一种递归盒式滤波器。其中,提出了一种全新的QCA全加器,较已提出的QCA全加器减少了55%的电路面积;少使用了56.7%的元胞数;量子成本也降低了10%以上。并以此为基础设计了一种高效的行波进位加法器(ripple carry adder,RCA)以及一种高效的进位选择加法器(carry select adder,CSA)来构成盒式滤波器的加法单元。以此构建的盒式滤波器较一般QCA盒式滤波器节省了32.6%的硬件资源;减少20%的电路运行时间;减少了48.7%的功耗。并使用QCA Designer仿真,结果表明,本设计完全可以代替实现传统的盒式滤波器功能,并在效率、功耗、电路面积、资源占用方面均有显著降低。
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关键词
量子点元胞自动机
递归盒式滤波器
行波
进位
加法器
进位
选择
加法器
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职称材料
基于FPGA的高速FIR数字滤波器的设计
被引量：
5
10
作者
王心焕
《现代电子技术》
2007年第15期184-187,共4页
采用了分布式算法、Booth算法、Wallace树和超前进位加法器、进位选择加法器结构,以及流水线技术,基于FPGA进行了高速FIR数字滤波器的设计。以低通FIR数字滤波器为例,利用Matlab辅助滤波器设计并做了频谱特性的验证,在ISE软件上进行了...
采用了分布式算法、Booth算法、Wallace树和超前进位加法器、进位选择加法器结构,以及流水线技术,基于FPGA进行了高速FIR数字滤波器的设计。以低通FIR数字滤波器为例,利用Matlab辅助滤波器设计并做了频谱特性的验证,在ISE软件上进行了功能仿真、时序仿真和综合,并给出了综合的电路框图、资源使用情况以及最高工作频率。通过运用多种优秀的快速算法及流水线技术,可以打破FPGA中缺乏实现乘累加运算有效结构的缺点,实现高速FIR数字滤波器的设计,使FPGA在数字信号处理方面有长足发展。
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关键词
分布式算法
BOOTH算法
WALLACE树
超前
进位
加法器
进位
选择
加法器
流水线技术
ISE
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职称材料
题名
基于改进型选择进位加法器的32位浮点乘法器设计
被引量：
4
1
作者
刘容
赵洪深
李晓今
机构
中国科学院光电技术研究所
中国科学院
出处
《现代电子技术》
2013年第16期133-136,共4页
文摘
在修正型Booth算法和Wallace树结构以及选择进位加法器的基础上,提出了一种新型32位单精度浮点乘法器结构。该新型结构通过截断选择进位加法器进位链,缩短了关键路径延时。传统选择进位加法器每一级加法器的进位选择来自上级的进位输出。提出的结构可以提前计算出尾数第16位的结果,它与Wallace树输出的相关位比较就可得出来自前一位的进位情况进而快速得到进位选择。在Altera的EP2C70F896C6器件上,基于该结构实现了一个支持IEEE754浮点标准的4级流水线浮点乘法器,时序仿真表明,该方法将传统浮点乘法器结构关键路径延时由6.4 ns减小到5.9 ns。
关键词
修正Booth算法
Wallace树结构
选择进位加法器
浮点乘
法器
Keywords
modified Booth encoding
Wallace tree structure
carry-select adder
float-point multiplier
分类号
TN702-34 [电子电信—电路与系统]
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职称材料
题名
改进的共享布尔逻辑进位选择加法器设计
2
作者
吴盛林
机构
安徽理工大学计算机科学与工程学院
出处
《现代信息科技》
2024年第4期61-65,共5页
文摘
在当今高度数字化和计算密集型的环境下,设计出高速和低功耗的加法器,例如进位选择加法器(Carry Select Adder,CSLA)是至关重要的。基于此提出一种改进共享布尔逻辑进位选择加法器。与现有设计相比,该设计在牺牲部分功耗和速度的基础上,减少了晶体管数量。该设计采用TSMC65nm工艺在Cadence中实现了4位的设计。仿真结果显示,相对于Fast Adder Module-2(FAM2)进位选择加法器,该方案的晶体管数量、功耗和功耗延时积分别降低了8.91%、8.13%和6.02%。
关键词
进位
选择
加法器
晶体管数量
功耗
延迟
Keywords
Carry Select Adder
the number of transistors
power consumption
delay
分类号
TP332.2 [自动化与计算机技术—计算机系统结构]
TP391.9 [自动化与计算机技术—计算机应用技术]
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职称材料
题名
条件推测性十进制加法器的优化设计
3
作者
崔晓平
王书敏
刘伟强
董文雯
机构
南京航空航天大学电子信息工程学院
出处
《电子与信息学报》
EI
CSCD
北大核心
2016年第10期2689-2694,共6页
文摘
随着商业计算和金融分析等高精度计算应用领域的高速发展,提供硬件支持十进制算术运算变得越来越重要,新的IEEE 754-2008浮点运算标准也添加了十进制算术运算规范。该文采用目前最佳的条件推测性算法设计十进制加法电路,给出了基于并行前缀/进位选择结构的条件推测性十进制加法器的设计过程,并通过并行前缀单元对十进制进位选择加法器进行优化设计。采用Verilog HDL对32 bit,64 bit和128 bit十进制加法器进行描述并在Model Sim平台上进行了仿真验证,在Nangate Open Cell 45nm标准工艺库下,通过Synopsys公司综合工具Design Compiler进行了综合。与现有的条件推测性十进制加法器相比较,综合结果显示该文所提出的十进制加法器可以提升12.3%的速度性能。
关键词
十进制
加法
条件推测十进制
加法
并行前缀
进位
选择
加法器
Keywords
Decimal addition
Conditional speculative decimal addition
Parallel prefix
Carry select adder
分类号
TN431.2 [电子电信—微电子学与固体电子学]
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职称材料
题名
数字信号处理器中高性能可重构加法器设计
被引量：
1
4
作者
马鸿
李振伟
彭思龙
机构
中国科学院自动化研究所国家专用集成电路设计工程研究中心
出处
《计算机工程》
CAS
CSCD
北大核心
2009年第12期1-4,共4页
基金
国家科技支撑计划基金资助重点项目(2006BAK07B04)
中科院青年科技创新基金资助项目(DG07J01)
文摘
设计一款适用于高性能数字信号处理器的16位加法器。该加法器结合条件进位选择和条件"和"选择加法器的特点,支持可重构,可以进行2个16位数据或者4个8位数据的加法运算,同时对其进位链进行优化。相对于传统的条件进位选择加法器,在典型工作条件下,采用0.18μm工艺库标准单元,其延时降低46%,功耗降低5%。
关键词
条件
进位
选择
加法器
条件“和”
选择
加法器
可重构
加法器
Keywords
Conditional Carry Select adder（CCS）
Conditional Sum Select adder（CSS）
re-configurable adder
分类号
TN911.72 [电子电信—通信与信息系统]
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职称材料
题名
基于并行前缀结构的十进制加法器设计
被引量：
1
5
作者
王书敏
崔晓平
机构
南京航空航天大学电子信息工程学院
出处
《电子科技》
2016年第6期19-21,25,共4页
文摘
针对硬件实现BCD码十进制加法需要处理无效码的问题,设计了一种基于并行前缀结构的十进制加法器。该十进制加法器依据预先加6,配合二进制加法求中间和,然后再减6修正的算法,并将减6修正步骤整合到重新设计的减6修正进位选择加法器中,充分利用并行前缀结构大幅提高了电路运算的并行度。采用Verilog HDL对加法器进行实现并利用Design Compiler进行综合,得到设计的32位,64位,128位的十进制加法器的延时分别为0.56 ns,0.61 ns,0.71 ns,面积分别为1 310μm2,2 681μm2,5 485μm2。
关键词
十进制
加法
并行前缀结构
减6修正
进位
选择
加法器
Keywords
decimal addition
parallel prefix structure
carry select adder of subtraction 6
分类号
TP332.21 [自动化与计算机技术—计算机系统结构]
在线阅读
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职称材料
题名
一种32位高速浮点乘法器设计
被引量：
4
6
作者
周德金
孙锋
于宗光
机构
江南大学信息工程学院
出处
《电子与封装》
2008年第9期35-38,共4页
基金
国防科技重点实验室基金赞助项目(51433020105DZ6801)
文摘
文章介绍一种32位浮点乘法器软IP的设计,其部分积缩减部分采用修正Booth算法,部分积加法采用4-2压缩树结构,最终carry、sum形式部分积采用进位选择加法器完成,乘法器可以进行32位浮点数或24位定点数的乘法运算。采用VerilogHDLRTL级描述,采用SMIC0.18μm工艺库进行综合,门级仿真结果表明乘法器延时小于4.05ns。
关键词
浮点乘
法器
BOOTH编码
4-2压缩器
进位
选择
加法器
Keywords
floating-point multiplier
booth-encoding
4-2 compressor
CSA
分类号
TN702 [电子电信—电路与系统]
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职称材料
题名
一种43位浮点乘法器的设计
被引量：
1
7
作者
谷理想
孙锋
于宗光
机构
江南大学微电子系
中国电子科技集团公司第
出处
《微电子学与计算机》
CSCD
北大核心
2009年第6期17-20,共4页
基金
江苏省自然科学基金项目(BK2007026)
文摘
设计了一个应用于FFT(快速傅里叶变换)系统的43位浮点乘法器.该乘法器采用一种先进的MBA(modified Booth algorithm)编码与部分积产生技术以及一种优良的折中压缩结构,使用了平方根进位选择加法器,同时,还运用了一种方法使得最终求和、舍入和规格化同时完成,提高了运算速度.采用四级流水线,使用FPGA进行验证,采用0.18μm标准单元库综合实现,系统时钟频率可达184.4MHz.
关键词
乘
法器
BOOTH编码
平方根
进位
选择
加法器
舍入
Keywords
multiplier
BooTH encoding
square-root carry select adder
rounding
分类号
TN4 [电子电信—微电子学与固体电子学]
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职称材料
题名
二进制有符号码与补码的快速转换电路研究
8
作者
罗丰
吴顺君
机构
西安电子科技大学雷达信号处理国家重点实验室
出处
《西安交通大学学报》
EI
CAS
CSCD
北大核心
2002年第6期620-622,626,共4页
基金
国家部委预研基金资助项目
文摘
通过对二进制有符号码的基码进行编码 ,推导出二进制有符号码转换成二进制补码的过程实质上就是完成一次快速二进制补码的加法运算 .提出了一种超前进位选择 (CLSA)的混合加法器并行结构 ,能够快速地将二进制有符号码转换成二进制补码 .该方法将运算延迟时间从串行转换的O(n)降低到O(lbn) 。
关键词
二进制有符号码
二进制补码
超前
进位
选择
加法器
Keywords
Adders
Logic circuits
Performance
Research
Signal processing
分类号
TP342.2 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
QCA技术在递归盒式滤波器中的应用
9
作者
周先春
王博文
崔程程
机构
南京信息工程大学人工智能学院(未来技术学院)
南京信息工程大学电子与信息工程学院
出处
《电子测量与仪器学报》
CSCD
北大核心
2023年第5期198-206,共9页
基金
国家自然科学基金(11202106,61302188)
国家级大学生创新创业训练计划项目(202310300326)
+1 种基金
江苏省“信息与通信工程”优势学科建设项目
江苏省高校品牌专业建设工程项目资助。
文摘
量子点元胞自动机(quantum dot-cellular automata,QCA)因其延迟时间短、功耗低以及占用面积小等优点被当作代替CMOS的新型技术之一。针对CMOS器件尺寸日益减小导致的高功耗和电容寄生及串扰问题,本文首次利用QCA技术构建了一种递归盒式滤波器。其中,提出了一种全新的QCA全加器,较已提出的QCA全加器减少了55%的电路面积;少使用了56.7%的元胞数;量子成本也降低了10%以上。并以此为基础设计了一种高效的行波进位加法器(ripple carry adder,RCA)以及一种高效的进位选择加法器(carry select adder,CSA)来构成盒式滤波器的加法单元。以此构建的盒式滤波器较一般QCA盒式滤波器节省了32.6%的硬件资源;减少20%的电路运行时间;减少了48.7%的功耗。并使用QCA Designer仿真,结果表明,本设计完全可以代替实现传统的盒式滤波器功能,并在效率、功耗、电路面积、资源占用方面均有显著降低。
关键词
量子点元胞自动机
递归盒式滤波器
行波
进位
加法器
进位
选择
加法器
Keywords
QCA
recursive box filter-based
RCA
CSA
分类号
TN389 [电子电信—物理电子学]
TP211.5 [自动化与计算机技术—检测技术与自动化装置]
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职称材料
题名
基于FPGA的高速FIR数字滤波器的设计
被引量：
5
10
作者
王心焕
机构
浙江大学信息工程学院
出处
《现代电子技术》
2007年第15期184-187,共4页
文摘
采用了分布式算法、Booth算法、Wallace树和超前进位加法器、进位选择加法器结构,以及流水线技术,基于FPGA进行了高速FIR数字滤波器的设计。以低通FIR数字滤波器为例,利用Matlab辅助滤波器设计并做了频谱特性的验证,在ISE软件上进行了功能仿真、时序仿真和综合,并给出了综合的电路框图、资源使用情况以及最高工作频率。通过运用多种优秀的快速算法及流水线技术,可以打破FPGA中缺乏实现乘累加运算有效结构的缺点,实现高速FIR数字滤波器的设计,使FPGA在数字信号处理方面有长足发展。
关键词
分布式算法
BOOTH算法
WALLACE树
超前
进位
加法器
进位
选择
加法器
流水线技术
ISE
Keywords
distributed algorithm
Booth algorithm
Wallace tree
carry - look - ahead adder
carry - select adder
pipeline technology, ISE
分类号
TN713 [电子电信—电路与系统]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
基于改进型选择进位加法器的32位浮点乘法器设计
刘容
赵洪深
李晓今
《现代电子技术》
2013
4
在线阅读
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职称材料
2
改进的共享布尔逻辑进位选择加法器设计
吴盛林
《现代信息科技》
2024
0
在线阅读
下载PDF
职称材料
3
条件推测性十进制加法器的优化设计
崔晓平
王书敏
刘伟强
董文雯
《电子与信息学报》
EI
CSCD
北大核心
2016
0
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职称材料
4
数字信号处理器中高性能可重构加法器设计
马鸿
李振伟
彭思龙
《计算机工程》
CAS
CSCD
北大核心
2009
1
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职称材料
5
基于并行前缀结构的十进制加法器设计
王书敏
崔晓平
《电子科技》
2016
1
在线阅读
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职称材料
6
一种32位高速浮点乘法器设计
周德金
孙锋
于宗光
《电子与封装》
2008
4
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职称材料
7
一种43位浮点乘法器的设计
谷理想
孙锋
于宗光
《微电子学与计算机》
CSCD
北大核心
2009
1
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职称材料
8
二进制有符号码与补码的快速转换电路研究
罗丰
吴顺君
《西安交通大学学报》
EI
CAS
CSCD
北大核心
2002
0
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职称材料
9
QCA技术在递归盒式滤波器中的应用
周先春
王博文
崔程程
《电子测量与仪器学报》
CSCD
北大核心
2023
0
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职称材料
10
基于FPGA的高速FIR数字滤波器的设计
王心焕
《现代电子技术》
2007
5
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职称材料
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