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应用于锁相环中的锁定检测电路设计 被引量：1
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作者 崔冰 杨骁 +1 位作者 娄付军 邱伟彬 《华侨大学学报（自然科学版）》 CAS 北大核心 2018年第3期457-460,共4页
设计一种应用于锁相环(PLL)中的锁定检测电路(LDC).该电路采用移位寄存器的方式,当连续18个时钟周期内检测到锁定时,输出通过正反馈置为高电平.同时,在该电路中加入复位及强制锁定端口,采用SMIC 28nm CMOS标准工艺库实现.仿真结果表明:... 设计一种应用于锁相环(PLL)中的锁定检测电路(LDC).该电路采用移位寄存器的方式,当连续18个时钟周期内检测到锁定时,输出通过正反馈置为高电平.同时,在该电路中加入复位及强制锁定端口,采用SMIC 28nm CMOS标准工艺库实现.仿真结果表明:当电源电压为0.9V,参考频率在10~100 MHz范围内时,均可完成锁定检测. 展开更多
关键词 锁相环 锁定检测电路 移位寄存器 正反馈 复位
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