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基于Radix-4 Booth编码的并行乘法器设计
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作者 范文兵 周健章 《郑州大学学报(工学版)》 CAS 北大核心 2025年第1期26-33,共8页
速度和面积是评价乘法器单元性能优劣的两个基本指标。针对当前乘法器设计难以平衡版图面积和传输延时的问题,采用Radix-4 Booth算法,设计了一种新型的16位有符号定点乘法器。在部分积生成过程中,首先改进对乘数的取补码电路,然后优化... 速度和面积是评价乘法器单元性能优劣的两个基本指标。针对当前乘法器设计难以平衡版图面积和传输延时的问题,采用Radix-4 Booth算法,设计了一种新型的16位有符号定点乘法器。在部分积生成过程中,首先改进对乘数的取补码电路,然后优化基数为4的改进Booth编码器和解码器,此结构采用较少的逻辑门资源,并且易对输入比特进行并行化处理。在Wallace压缩电路中,对符号扩展位进行预处理并设计新的压缩器结构,优化整个Wallace压缩模块。在第二级压缩过程中提前对高位使用纹波进位加法器结构计算,减小了多bit伪和的求和位数。在求和电路中,使用两级超前进位加法器结构,在缩短关键路径传输延时的同时避免增大芯片面积,提高了乘法器的运行速度。新型定点乘法器与已有的乘法器结构相比,减少了12.0%的面积,降低了20.5%的延时。 展开更多
关键词 Radix-4 booth编码 面积 传输延时 编码 解码器 Wallace压缩
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基于Radix-4 Booth编码的12位乘累加运算单元设计
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作者 吴秀龙 王光辰 《中国集成电路》 2025年第3期55-62,共8页
乘累加(MAC)运算作为卷积神经网络(CNN)中的主体运算,在人工智能(AI)技术等方面得到了大量使用。然而CNN中的MAC运算消耗大量功耗,给硬件设备带来严峻挑战。鉴于该问题,本文提出一种高能效的MAC运算单元以适用于CNN计算。其特点包括通过... 乘累加(MAC)运算作为卷积神经网络(CNN)中的主体运算,在人工智能(AI)技术等方面得到了大量使用。然而CNN中的MAC运算消耗大量功耗,给硬件设备带来严峻挑战。鉴于该问题,本文提出一种高能效的MAC运算单元以适用于CNN计算。其特点包括通过Radix-4 Booth编码以减少乘法部分积数量,设计了规则化的生成方案对乘法部分积进行约束以简化后续累加过程,在累加阶段使用了基于4-2压缩和3-2压缩的混合加法树结构以提高压缩效率,引入流水结构以提高吞吐量。在0.5 V下,提出的结构能效可以达到15.04 TOPS/W,相比使用行波进位加法器进行累加的MAC结构优化约13.4%。 展开更多
关键词 乘累加 Radix-4 booth编码 加法树
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基于Booth/CSD混合编码的模2~n+1乘法器的设计 被引量:4
3
作者 王敏 徐祖强 邱陈辉 《电子器件》 CAS 北大核心 2014年第2期373-377,共5页
在余数系统的设计中,模加法器和模乘法器的设计处于核心地位,尤其是模乘法器的性能,是衡量余数系统系能的主要标志之一。文中先推导出Booth编码下的模2n+1乘法器设计的算法,然后针对Booth编码模乘法器设计中译码电路复杂的问题,提出了... 在余数系统的设计中,模加法器和模乘法器的设计处于核心地位,尤其是模乘法器的性能,是衡量余数系统系能的主要标志之一。文中先推导出Booth编码下的模2n+1乘法器设计的算法,然后针对Booth编码模乘法器设计中译码电路复杂的问题,提出了一种基于Booth/CSD混合编码的模乘法器设计方法,基于Booth/CSD编码的模乘法器部分积的位宽相对传统的Booth编码乘法器而言,减少了50%;经试验证明,与传统的基-Booth编码的模乘法器相比这种混合编码的模乘法器的速度提高了5%,面积减少24.7%。 展开更多
关键词 电子电路设计 模2n+1乘法器 booth/csd编码 余数系统
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RSA加密中基于二次Booth编码的Montgomery乘法器(英文) 被引量:3
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作者 王田 崔小欣 +4 位作者 廖凯 廖楠 黄颖 张潇 于敦山 《北京大学学报(自然科学版)》 EI CAS CSCD 北大核心 2014年第4期642-646,共5页
研究可用于Montgomery算法的基于二次编码的不同阶的Booth大数乘法器的性能和面积。通过SMIC0.13?m工艺实现的阶64,128和256的128 bit和256 bit的Booth大数乘法器,分别在160 MHz和125 MHz的频率下实现模乘运算。实验结果表明,阶64,128和... 研究可用于Montgomery算法的基于二次编码的不同阶的Booth大数乘法器的性能和面积。通过SMIC0.13?m工艺实现的阶64,128和256的128 bit和256 bit的Booth大数乘法器,分别在160 MHz和125 MHz的频率下实现模乘运算。实验结果表明,阶64,128和256的Booth乘法器在速度上性能一致,但随着阶的增加,由于预计算和产生部分积的复杂度上升,乘法器的面积将增加。 展开更多
关键词 Montgomery乘法器 booth算法 二次booth编码 高阶booth乘法器
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基于改进的Booth编码和Wallace树的乘法器优化设计 被引量:14
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作者 石敏 王耿 易清明 《计算机应用与软件》 CSCD 2016年第5期13-16,共4页
针对当前乘法器设计难于兼顾路径延时和版图面积的问题,设计一种新型的32位有符号数乘法器结构。其特点是:采用改进的Booth编码,生成排列规则的部分积阵列,所产生的电路相比于传统的方法减小了延时与面积;采用由改进的4-2压缩器和3-2压... 针对当前乘法器设计难于兼顾路径延时和版图面积的问题,设计一种新型的32位有符号数乘法器结构。其特点是:采用改进的Booth编码,生成排列规则的部分积阵列,所产生的电路相比于传统的方法减小了延时与面积;采用由改进的4-2压缩器和3-2压缩器相结合的新型Wallace树压缩结构,将17个部分积压缩为2个部分积只需经过10级异或门延时,有效地提高了乘法运算的速度。设计使用FPGA开发板进行测试,并采用基于SMIC 0.18μm的标准单元工艺进行综合,综合结果显示芯片面积为0.1127 mm^2,关键路径延时为3.4 ns。实验结果表明,改进后的乘法器既减少了关键路径延时,又缩小了版图面积。 展开更多
关键词 乘法器 booth编码 部分积阵列 WALLACE树
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新型高速CSD编码滤波器及VLSI的实现 被引量:1
6
作者 唐长文 吴俊军 闵昊 《半导体技术》 CAS CSCD 北大核心 2001年第11期22-25,共4页
通过对BOOTH型乘法器、而速加法器结构和CSD编码滤波器结构的深入研究,开发出一种新型高速CSD编码滤波器结构。采用此结构实现了正交幅度调制器中的一个高速反SINC滤波器,并在ALCATEL 0.35um CMOS工... 通过对BOOTH型乘法器、而速加法器结构和CSD编码滤波器结构的深入研究,开发出一种新型高速CSD编码滤波器结构。采用此结构实现了正交幅度调制器中的一个高速反SINC滤波器,并在ALCATEL 0.35um CMOS工艺实现。芯片规模 7500门,面积 1.00mm x 0.42mm。 展开更多
关键词 有限冲击响应滤波器 csd booth乘法器 加法树 VLSI
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基4BOOTH编码的高速32×32乘法器的设计与实现 被引量:5
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作者 周婉婷 李磊 《电子科技大学学报》 EI CAS CSCD 北大核心 2008年第S1期106-108,132,共4页
介绍并实现了一种高速32×32有符号/无符号二进制乘法器。该乘法器采用改进基4BOOTH算法编码方式,所产生的电路与传统相比减小了延时与面积,并采用符号补偿技术对每个部分积进行符号位补偿,进一步简化电路。该乘法器在关键路径上采... 介绍并实现了一种高速32×32有符号/无符号二进制乘法器。该乘法器采用改进基4BOOTH算法编码方式,所产生的电路与传统相比减小了延时与面积,并采用符号补偿技术对每个部分积进行符号位补偿,进一步简化电路。该乘法器在关键路径上采用改进混合Wallace树压缩器阵列进行优化,其压缩器阵列对称有利于布局布线。该乘法器插入流水后能运行到250MHz,可用作专用数据通道的乘法单元。 展开更多
关键词 booth编码 压缩器 乖法器 WALLACE树
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基于Radix-4 Booth编码的乘法器优化设计 被引量:5
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作者 陈海民 李峥 谢铁顿 《计算机工程》 CAS CSCD 2012年第1期233-235,共3页
传统Radix-4 Booth编码在负值部分积生成过程中会产生大量求补操作,影响乘法器的工作效率。为此,提出一种重组部分积的乘法器优化设计。通过增加一个"或"门运算以及重组硬连线,避免求补过程中的加法运算,并且未产生多余的部... 传统Radix-4 Booth编码在负值部分积生成过程中会产生大量求补操作,影响乘法器的工作效率。为此,提出一种重组部分积的乘法器优化设计。通过增加一个"或"门运算以及重组硬连线,避免求补过程中的加法运算,并且未产生多余的部分积。在32位乘法器上的验证结果表明,该设计能有效减小关键路径延迟和芯片面积消耗。 展开更多
关键词 Radix-4booth编码 乘法器 部分积 关键路径延迟 芯片面积消耗
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基于改进的BOOTH编码的高速32×32位并行乘法器设计 被引量:4
9
作者 刘强 王荣生 《计算机工程》 EI CAS CSCD 北大核心 2005年第6期200-202,共3页
采用了一种改进的基—4 BOOTH编码方案,设计了一种高速32×32-b定/浮点并行乘法器。乘法器电路利用CPL逻辑来实现。通过对关键延时路径中的(4:2)压缩器和64位加法器的优化设计,可以在20ns内完成一次乘法运算。乘法器的设计由0.45um... 采用了一种改进的基—4 BOOTH编码方案,设计了一种高速32×32-b定/浮点并行乘法器。乘法器电路利用CPL逻辑来实现。通过对关键延时路径中的(4:2)压缩器和64位加法器的优化设计,可以在20ns内完成一次乘法运算。乘法器的设计由0.45um的双层金属CMOS工艺实现,工作电压为3.3V,用于自适应数字滤波运算中。 展开更多
关键词 乘法器 booth编码 CPL
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基于CSD编码遗传算法的FIR滤波器优化设计 被引量:4
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作者 程军 赵海龙 陈贵灿 《电路与系统学报》 CSCD 北大核心 2009年第5期126-130,共5页
本文主要研究了采用CSD(canonic signed digit)编码的遗传算法对FIR(Finite Impulse Response)滤波器系数进行的有限精度优化,并对传统的CSD编码方法进行了改进,使之能够更快地收敛到最优解。针对CSD编码经过交叉、变异后可能出现的问题... 本文主要研究了采用CSD(canonic signed digit)编码的遗传算法对FIR(Finite Impulse Response)滤波器系数进行的有限精度优化,并对传统的CSD编码方法进行了改进,使之能够更快地收敛到最优解。针对CSD编码经过交叉、变异后可能出现的问题,提出了解码替代的解决方法。在级联滤波器的设计中,采用了波纹互相抵消技术使设计的级联滤波器通带内纹波大大降低。 展开更多
关键词 csd编码 FIR滤波器 遗传算法
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基于CSD量化编码的FIR滤波器优化设计 被引量:3
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作者 岳颀 蔡远利 《西北大学学报(自然科学版)》 CAS CSCD 北大核心 2009年第4期541-543,548,共4页
目的针对ADC设计中滤波器功耗过大,遗传算法收敛速度慢,以及遗传算法操作可能破坏CSD编码要求等问题,对FIR滤波器设计进行优化研究。方法采用CSD(canonic signed digit)编码控制加法器数量,通过改进遗传算法交叉、变异等操作提升算法收... 目的针对ADC设计中滤波器功耗过大,遗传算法收敛速度慢,以及遗传算法操作可能破坏CSD编码要求等问题,对FIR滤波器设计进行优化研究。方法采用CSD(canonic signed digit)编码控制加法器数量,通过改进遗传算法交叉、变异等操作提升算法收敛速度,对FIR滤波器进行有限精度优化设计。结果优化算法可在降低功耗的同时,可有效减小通带波纹。加快寻优速度。算法应用于级联滤波器设计,可使其通带纹波大部分抵消。结论给出基于CSD编码的FIR滤波器优化设计方法,以及遗传算法收敛速度慢,交叉、变异破坏算法编码要求的简明处理方法。仿真结果表明优化算法是有效的。 展开更多
关键词 csd编码 遗传算法 FIR滤波器
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基于FPGA的CSD编码乘法器 被引量:4
12
作者 何永泰 黄文卿 《电子测量技术》 2006年第4期87-88,共2页
在数字滤波、离散傅里叶变换等数字信号处理中,乘法运算是一个最基本的运算,乘法运算的速度决定着数字系统的运算速度。本文通过理论与实验研究相结合的方法介绍CSD编码乘法器的运算法则及其在FPGA中的实现过程。通过与二进制乘法器相比... 在数字滤波、离散傅里叶变换等数字信号处理中,乘法运算是一个最基本的运算,乘法运算的速度决定着数字系统的运算速度。本文通过理论与实验研究相结合的方法介绍CSD编码乘法器的运算法则及其在FPGA中的实现过程。通过与二进制乘法器相比较,证明CSD编码乘法器在减少对FPGA资源的占用和提高运算速度方面具有明显的效果。 展开更多
关键词 csd编码 乘法器 FPGA
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高速Booth编码模(2^n—1)乘法器的设计 被引量:2
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作者 李磊 胡剑浩 敖思远 《微电子学与计算机》 CSCD 北大核心 2011年第11期191-193,共3页
在余数系统中(2n-1)是最普遍应用的模,提出了一种新的booth编码结构,并基于提出的booth编码结构,提出了一种高速模(2n-1)乘法器.该乘法器采用CSA或者Wallace Tree结构可以进一步提高运算速度.此乘法器在一个时钟周期内可以完成所需运算... 在余数系统中(2n-1)是最普遍应用的模,提出了一种新的booth编码结构,并基于提出的booth编码结构,提出了一种高速模(2n-1)乘法器.该乘法器采用CSA或者Wallace Tree结构可以进一步提高运算速度.此乘法器在一个时钟周期内可以完成所需运算,简单高效. 展开更多
关键词 乘法器 booth编码算法Wallace树形结构
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一种新型的晶体管级改进Booth编码单元电路 被引量:1
14
作者 卢君明 林争辉 《微电子学》 CAS CSCD 北大核心 2002年第3期212-214,218,共4页
文章提出了一种新的高速低功耗晶体管级改进 Booth编码单元电路。该电路组合了CMOS逻辑电路和传递管逻辑电路 ,采用高速低功耗 XOR和 XNOR电路 ,仅用了 30个晶体管就实现了改进 Booth编码。在 0 .35 μm的工艺条件下 ,HSPICE的仿真结果... 文章提出了一种新的高速低功耗晶体管级改进 Booth编码单元电路。该电路组合了CMOS逻辑电路和传递管逻辑电路 ,采用高速低功耗 XOR和 XNOR电路 ,仅用了 30个晶体管就实现了改进 Booth编码。在 0 .35 μm的工艺条件下 ,HSPICE的仿真结果表明 ,电源电压 3.3V和频率 1 0 0 MHz条件下 ,该改进 Booth编码电路的延迟为 0 .34ns,平均功耗为 0 .1 3m W。 展开更多
关键词 晶体管 单元电路 booth编码 逻辑电路
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基于CSD编码的16位并行乘法器的设计 被引量:1
15
作者 王瑞光 田利波 《微计算机信息》 北大核心 2008年第23期75-76,26,共3页
文中介绍了二进制数的CSD(Canonic Signed-Digit)编码技术;针对目前CSD编码大都是用软件预先求得或基于查找表实现,本文设计了一种有/无符号二进制数的CSD码快速转换的电路结构,其速度快、占用资源少。该编码电路用于乘法器中可以减少... 文中介绍了二进制数的CSD(Canonic Signed-Digit)编码技术;针对目前CSD编码大都是用软件预先求得或基于查找表实现,本文设计了一种有/无符号二进制数的CSD码快速转换的电路结构,其速度快、占用资源少。该编码电路用于乘法器中可以减少一半的部分积数目,文中设计了一种16位有/无符号的乘法器,其采用了Wallace加法树和超前进位加法器,整个设计用Verilog HDL语言实现了RTL描述,并在Altera公司的FPGA上进行了实验验证,结果表明该乘法器是可行性的。 展开更多
关键词 乘法器 csd编码 WALLACE树 超前进位加法器 FPGA
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基于CSD编码混合遗传算法的IIR滤波器优化设计 被引量:1
16
作者 岳颀 沈建东 《电脑知识与技术(过刊)》 2015年第3X期201-203,共3页
该文针对滤波器功耗过大的问题,采用基于CSD(canonic signed digit)编码的模拟退火遗传算法对IIR(Infinite Impulse Response)滤波器进行优化设计.给出了CSD编码经过交叉、变异后可能出现问题的解决方法.并根据CSD编码特点对遗传算子进... 该文针对滤波器功耗过大的问题,采用基于CSD(canonic signed digit)编码的模拟退火遗传算法对IIR(Infinite Impulse Response)滤波器进行优化设计.给出了CSD编码经过交叉、变异后可能出现问题的解决方法.并根据CSD编码特点对遗传算子进行改进,提高了寻优速度.仿真表明,该文方法在降低功耗的同时,可有效加快优化搜索速度,减小通带波纹. 展开更多
关键词 csd编码 遗传算法 模拟退火算法 IIR滤波器
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Booth编码在补码乘法中的应用
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作者 王超 《科技创新导报》 2012年第35期52-52,共1页
在数字信号处理中,乘法器是运算单元的核心部件之一,通过Booth编码减少部分积的数量,能提高乘法运算的速度。该文分析了优化乘法器的两种思路,推导了2基Booth编码及4基Booth编码,指出在实现乘法器中优先考虑4基Booth编码的原因,阐述了... 在数字信号处理中,乘法器是运算单元的核心部件之一,通过Booth编码减少部分积的数量,能提高乘法运算的速度。该文分析了优化乘法器的两种思路,推导了2基Booth编码及4基Booth编码,指出在实现乘法器中优先考虑4基Booth编码的原因,阐述了在应用Booth编码时注意的问题,在实际应用中验证了该方案的有效性和稳定性。 展开更多
关键词 补码 booth编码 乘法器
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一种改进的基4-Booth编码流水线大数乘法器设计 被引量:4
18
作者 周怡 李树国 《微电子学与计算机》 CSCD 北大核心 2014年第1期60-63,67,共5页
大数乘法器是密码算法芯片的引擎,它直接决定着密码芯片的性能.由此提出了一种改进的基4-Booth编码方法来缩短Booth编码的延时,并提出了一种三级流水线大数乘法器结构来完成256位大数乘法器的设计.基于SMIC0.18μm工艺,对乘法器设计进... 大数乘法器是密码算法芯片的引擎,它直接决定着密码芯片的性能.由此提出了一种改进的基4-Booth编码方法来缩短Booth编码的延时,并提出了一种三级流水线大数乘法器结构来完成256位大数乘法器的设计.基于SMIC0.18μm工艺,对乘法器设计进行了综合,乘法器的关键路径延时3.77ns,它优于同类乘法器. 展开更多
关键词 booth编码 wallace压缩 乘法器 公钥密码运算
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基于Booth编码模乘模块RSA的VLSI设计 被引量:2
19
作者 舒妍 卢君明 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2002年第3期363-367,共5页
在Montgomery模乘算法基础上 ,采用大数乘法器常用的Booth编码技术缩减Montgomery模乘法的中间运算过程 ,将算法迭代次数减为原来的一半 .同时采用省进位加法器作为大数加法的核心 ,使模乘算法中一次迭代的延迟为两个一位全加器的延迟 ... 在Montgomery模乘算法基础上 ,采用大数乘法器常用的Booth编码技术缩减Montgomery模乘法的中间运算过程 ,将算法迭代次数减为原来的一半 .同时采用省进位加法器作为大数加法的核心 ,使模乘算法中一次迭代的延迟为两个一位全加器的延迟 ,提高了处理器的时钟频率 .在 0 2 5 μm工艺下 ,对于10 2 4位操作数 ,可在 2 0 0MHz时钟频率下工作 ,其加密速率约为 178kbit/s . 展开更多
关键词 booth编码 模乘模块 RSA VLSI设计 模幂乘法 模乘算法 因特网 安全
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基于Radix-4 Booth编码的模2^n+1乘法器设计 被引量:1
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作者 鄢斌 李军 《通信技术》 2015年第10期1168-1173,共6页
模2n+1乘法(n=8、16)在分组密码算法中比较常见,如IDEA算法,但由于其实现逻辑复杂,往往被视为密码算法性能的瓶颈。提出了一种适用于分组密码算法运算特点的基于Radix-4Booth编码的模2n+1乘法器实现方法,其输入/输出均无需额外的转换电... 模2n+1乘法(n=8、16)在分组密码算法中比较常见,如IDEA算法,但由于其实现逻辑复杂,往往被视为密码算法性能的瓶颈。提出了一种适用于分组密码算法运算特点的基于Radix-4Booth编码的模2n+1乘法器实现方法,其输入/输出均无需额外的转换电路,并通过简化部分积生成、采用重新定义的3-2和4-2压缩器等措施以减少路径时延和硬件复杂度。比较其他同类设计,该方法具有较小的面积、时延,可有效提高分组密码算法的加解密性能。 展开更多
关键词 分组密码算法 Radix-4 booth编码 3—2和4-2压缩器 模2^n+1乘法
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