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题名基于DMA传输的并口设计实现
被引量：1
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作者
王修壮
周朝显
岳培培
陈杰
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机构
中国科学院微电子所通信与多媒体soc实验室
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出处
《科学技术与工程》
2006年第10期1407-1411,共5页
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基金
国家自然科学基金(60476013)资助
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文摘
采用改进HARVARD总线结构的通用DSP中,一个可配置位宽的并口采用DMA(直接存储器存取)模式传输。该并口可以实现传输数据的打包解包和奇偶选择,同时支持ITU-R656视频标准的输入传输,对提高DSP的数据吞吐率发挥了重要的作用。
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关键词
数字信号处理器(DSP)
DMA
并口
ITU-R
656
异步时钟
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Keywords
DSP DMA parallel peripheral interface ITU-R 656 asynchronous clock
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分类号
TN792
[电子电信—电路与系统]
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题名一种旨在优化速度的多功能乘累加器设计
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作者
张晓潇
陈杰
韩亮
林川
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机构
中国科学院微电子所通信与多媒体soc实验室
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出处
《科学技术与工程》
2006年第13期1917-1920,共4页
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文摘
介绍了一种40±16×16位高速乘累加/减器的设计。该乘累加/减单元支持有符号数、无符号数及混合符号数的乘法、乘累加/减运算,并支持多种舍入的乘法、乘累加/减运算。该单元采用了改进的Booth算法和Wallace树结构,简化了部分积的产生,及部分积符号的扩展;优化了Wallace树的连接结构,及后续多个操作数的处理次序,从而显著地提高了乘累加/减器的速度。该设计综合考虑了高性能通用DSP对乘累加/减器的要求,作为某高速高性能定点DSP的一部分,已经实现了RTL电路设计、功能仿真、和PC综合,并准备流片且进行FPGA系统开发板的芯片验证。
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关键词
高速
乘累加/减器
并行
BOOTH算法
WALLACE树
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Keywords
high speed multiply-accumulate （MAC） unit parallel Modified Booth Algorithm Wallace Tree
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分类号
TN792
[电子电信—电路与系统]
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题名超长指令字DSP处理器的共享寄存器堆设计
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作者
林川
张晓潇
陈杰
韩亮
周朝显
李海军
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机构
中国科学院微电子所通信与多媒体soc实验室
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出处
《科学技术与工程》
2006年第13期1921-1925,1928,共6页
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文摘
共享数据寄存器堆设计是超长指令字DSP处理器实现的难点。它的访问延时成为处理器的关键延时之一。在一高性能超长指令字DSP处理器的设计中,通过对传统单周期读写寄存器堆的设计方案进行深入的分析和研究,优化关键路径,设计出双周期读写结构的寄存器堆。通过电路实现比较后证实,双周期方案在减少27%访问时间的同时减少23%的面积。
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关键词
超长指令字
数字信号处理器
寄存器堆
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Keywords
VLIW DSP register file
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分类号
TN792
[电子电信—电路与系统]
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